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Nehmen Sie am 06. Mai 2021 am VHDL 2019 - Just the new Stuff 2- Protected Types and Verification Data Structures - Seminar teil!

Agenda

Datum: 06.05.2021
Uhrzeit: 15.00 bis 16.00 Uhr CET
Sprache: Englisch

Themen :

  • Protected Types with Generics
  • Composites (arrays) of Protected Types
  • Pointers to Protected Types
  • Composition with Protected Types
  • Protected Types on Entity Interface
  • Protected Type Methods with File Types
  • Protected Type Methods with Access Types
  • Functions with Protected Type Parameters

Presenter: Jim Lewis, VHDL User, Designer, Verification Engineer, Trainer, OSVVM developer, and IEEE VHDL Chair

In diesem zweiten Webinar der Reihe “VHDL-2019: Just the New Stuff” werden wir uns auf die Erweiterungen der VHDL-Funktionen für geschützte Typen konzentrieren.

Geschützte Typen vereinfachen und abstrahieren die Konstruktion von Datenstrukturen. Als solche sind sie die Grundvoraussetzung dafür, dass VHDL-Verifikationsmethoden erstellt werden können, die mit SystemVerilog + UVM konkurrieren können, wie z.B. die Open Source VHDL Verification Methodology (OSVVM). OSVVM verwendet geschützte Typen, um funktionale Abdeckung, Intelligent Coverage, zufällige Testgenerierung, Messaging (Logs), einheitliche Fehlerberichterstattung (Alerts/Affirmations) und Verifikationsdatenstrukturen (Memory Models, FIFOs und Scoreboards) zu erstellen.

Wir beginnen die Präsentation mit einer Übersicht über geschützte Typen und deren Funktionsweise. Dies wird allen Teilnehmern helfen, die Auswirkungen der Änderungen zu verstehen. Der Rest der Präsentation widmet sich den Änderungen und warum sie wichtig sind.

Einige der Aktualisierungen, die während dieser Präsentation besprochen werden, sind:

  • Protected Types with Generics
  • Composites (arrays) of Protected Types
  • Pointers to Protected Types
  • Composition with Protected Types
  • Protected Types on Entity Interface
  • Protected Type Methods with File Types
  • Protected Type Methods with Access Types
  • Functions with Protected Type Parameters

Diese neuen Funktionen ermöglichen Bibliotheken wie OSVVM den nächsten Schritt in der Weiterentwicklung der Verifikationsmöglichkeiten von VHDL.

Über VHDL-2019:

VHDL-2019 wurde von Anwendern gefordert, von Anwendern klassifiziert, von Anwendern geprüft, von Anwendern geschrieben und von der VHDL-Community verabschiedet. Als solches sollte es für die Anbieter (Simulation und Synthese) klar sein, dass die Anwender diese Features wollen.

Durch die Revisionen 1987, 1993, 2002, 2008 und jetzt 2019 hat sich VHDL zu einer fähigen Design- und Verifikationssprache entwickelt.

Aldec hat mit der Implementierung von VHDL-2019 begonnen, bevor der Standard fertiggestellt wurde, und ist mit der Implementierung bereits weit fortgeschritten. Wenn Ihr Anbieter Ihnen nicht definitiv sagen kann, ob und wann er die neuen Funktionen, die Sie in Ihren VHDL-Projekten verwenden möchten, unterstützen wird, dann ist es vielleicht an der Zeit, einen Anbieter zu finden, der dies tut.

Was ist mit Verilog und SystemVerilog? Trotz des überwältigenden Marketings für SystemVerilog geht aus der Wilson Verification Survey klar hervor, dass VHDL die bevorzugte FPGA-Design- und Verifikationssprache ist. Für viele Anwendungen ist FPGA die Zukunft. Genau wie in der Software-Welt wird FLASH in der Regel gegenüber ROM bevorzugt.