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Nehmen Sie am 27. Mai 2021 am VHDL 2019 - Just the new Stuff 3- RTL Enhancements - Seminar teil!

Agenda

Datum: 27.05.2021
Uhrzeit: 15.00 bis 16.00 Uhr CET
Sprache: Englisch

Themen :

  • Optional trailing semicolon at the end of interface list
  • All interface lists are ordered
  • Allow functions to know the output vector size
  • Inferring signal and variable constraints from initial values
  • Conditional expressions in object declarations
  • Conditional return
  • Component declaration syntax regularization

Presenter: Jim Lewis, VHDL User, Designer, Verification Engineer, Trainer, OSVVM developer, and IEEE VHDL Chair

In diesem dritten Webinar der Reihe “VHDL-2019: Just the New Stuff” werden wir uns auf die Verbesserungen der RTL-Codierungsmöglichkeiten von VHDL konzentrieren.

Lange Zeit war VHDL weitschweifiger als andere Sprachen, was jedoch mit VHDL2008 größtenteils behoben wurde. Bei der Fertigstellung von VHDL-2008 war VHDL so prägnant wie Verilog/SystemVerilog. VHDL-2019 arbeitet weiter daran, VHDL noch prägnanter und ausdrucksstärker zu machen.

Zwei große RTL-Verbesserungen, die VHDL-2019 hinzugefügt hat, sind die VHDL-Schnittstellen und die bedingte Kompilierung. Dies wurde im Teil 1, “VHDL-2019 Interfaces, Conditional Analysis, File IO, and The New Environment” behandelt.

Diese Präsentation vertieft die Diskussion der RTL-Erweiterungen und behandelt die folgenden Punkte:

  • Optionales abschließendes Semikolon am Ende der Schnittstellenliste
  • Alle Schnittstellenlisten sind geordnet
  • Erlaubt Funktionen, die Größe des Ausgangsvektors zu kennen
  • Ableitung von Signal- und Variablenbeschränkungen aus Anfangswerten
  • Bedingte Ausdrücke in Objektdeklarationen
  • Bedingte Rückgabe
  • Regularisierung der Syntax von Komponentendeklarationen

Über VHDL-2019:

VHDL-2019 wurde von Anwendern gefordert, von Anwendern klassifiziert, von Anwendern geprüft, von Anwendern geschrieben und von der VHDL-Community verabschiedet. Als solches sollte es für die Anbieter (Simulation und Synthese) klar sein, dass die Anwender diese Features wollen.

Durch die Revisionen 1987, 1993, 2002, 2008 und jetzt 2019 hat sich VHDL zu einer fähigen Design- und Verifikationssprache entwickelt.

Aldec hat mit der Implementierung von VHDL-2019 begonnen, bevor der Standard fertiggestellt wurde, und ist mit der Implementierung bereits weit fortgeschritten. Wenn Ihr Anbieter Ihnen nicht definitiv sagen kann, ob und wann er die neuen Funktionen, die Sie in Ihren VHDL-Projekten verwenden möchten, unterstützen wird, dann ist es vielleicht an der Zeit, einen Anbieter zu finden, der dies tut.

Was ist mit Verilog und SystemVerilog? Trotz des überwältigenden Marketings für SystemVerilog geht aus der Wilson Verification Survey klar hervor, dass VHDL die bevorzugte FPGA-Design- und Verifikationssprache ist. Für viele Anwendungen ist FPGA die Zukunft. Genau wie in der Software-Welt wird FLASH in der Regel gegenüber ROM bevorzugt.