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Nehmen Sie am 24. Juni 2021 am VHDL 2019 - Just the new Stuff 4- Testbench Enhancements - Seminar teil!

Agenda

Datum: 24.06.2021
Uhrzeit: 15.00 bis 16.00 Uhr CET
Sprache: Englisch

Themen :

  • Composites of File Types
  • Functions with Access Type Parameters
  • Functions with Out and InOut Parameters
  • API for Assert
  • Relax library requirements on configurations
  • Map subprogram generics on call
  • Report calling path of subprograms
  • Garbage collection

Presenter: Jim Lewis, VHDL User, Designer, Verification Engineer, Trainer, OSVVM developer, and IEEE VHDL Chair

In diesem vierten Webinar der Reihe “VHDL-2019: Just the New Stuff” konzentrieren wir uns auf die Erweiterungen der Testbench-Codiermöglichkeiten von VHDL.

Viele denken bei VHDL nicht an eine Verifikationssprache, aber mit den Updates in VHDL-2002, 2008 und jetzt in 2019 hat VHDL seine Programmierfähigkeit erhöht und ist recht geschickt bei der Erstellung guter Testbenches. Hinzu kommen Methoden und Bibliotheken wie die Open Source VHDL Verification Methodology (OSVVM), und VHDL ist konkurrenzfähig zu SystemVerilog+UVM geworden.

Wir haben bereits einige wichtige Punkte behandelt, die für fortgeschrittene VHDL-Testbench-Fähigkeiten relevant sind, wie z.B. Interfaces (Teil 1), bedingte Analyse (Teil 1), File IO (Teil 1) und geschützte Typen (Teil 2).

Diese Präsentation vertieft die Diskussion der Testbench-Erweiterungen und deckt Folgendes ab:

  • Zusammensetzungen von Dateitypen
  • Funktionen mit Zugriffstyp-Parametern
  • Funktionen mit Out- und InOut-Parametern
  • API für Assert
  • Lockerung der Bibliotheksanforderungen an Konfigurationen
  • Unterprogramm-Generika beim Aufruf abbilden
  • Aufrufpfad von Unterprogrammen melden
  • Garbage Collection

Über VHDL-2019:

VHDL-2019 wurde von Anwendern gefordert, von Anwendern klassifiziert, von Anwendern geprüft, von Anwendern geschrieben und von der VHDL-Community verabschiedet. Als solches sollte es für die Anbieter (Simulation und Synthese) klar sein, dass die Anwender diese Features wollen.

Durch die Revisionen 1987, 1993, 2002, 2008 und jetzt 2019 hat sich VHDL zu einer fähigen Design- und Verifikationssprache entwickelt.

Aldec hat mit der Implementierung von VHDL-2019 begonnen, bevor der Standard fertiggestellt wurde, und ist mit der Implementierung bereits weit fortgeschritten. Wenn Ihr Anbieter Ihnen nicht definitiv sagen kann, ob und wann er die neuen Funktionen, die Sie in Ihren VHDL-Projekten verwenden möchten, unterstützen wird, dann ist es vielleicht an der Zeit, einen Anbieter zu finden, der dies tut.

Was ist mit Verilog und SystemVerilog? Trotz des überwältigenden Marketings für SystemVerilog geht aus der Wilson Verification Survey klar hervor, dass VHDL die bevorzugte FPGA-Design- und Verifikationssprache ist. Für viele Anwendungen ist FPGA die Zukunft. Genau wie in der Software-Welt wird FLASH in der Regel gegenüber ROM bevorzugt.