Active-HDL Design Flow Training

Mit der Version 8.x des ispLever Design Tools wird auch der Mixed Language Simulator Active-HDL von ALDEC unterstützt. Neben einer herausragenden Simulationsperformance bietet Active-HDL auch einen vollständigen Design Flow Manager und eine umfangreiche Unterstützung für den grafischen Entwurf von VHDL bzw. Verilog. Häufig wurde in unseren VHDL Trainings der Wunsch nach einer grafischen Unterstützung bei der Erstellung von VHDL Designs geäußert. Wir haben Ihnen zugehört und bieten nun ein Training an, das sich neben der Simulation von VHDL auch mit der grafischen und textuellen Eingabe von VHDL beschäftigt. Weiterhin werden Sie lernen mit den modernen Debugging Werkzeugen eines integrierten Design Flows umzugehen. Damit Sie das Gehörte auch an einfachen Beispielen anwenden können, erhält jeder Teilnehmer des Seminars eine kostenlose Student Edition von Acitve-HDL, mit der Sie selbst VHDL aus kleinen Blockschaltbildern und Zustandsübergangsdiagrammen generieren können.

Voraussetzungen:

Die im BASIC Training vermittelten Grundkenntnisse
werden für dieses Training vorausgesetzt.

Teilnahmegebühr: 240.- EUR pro Person zzgl. MwSt.
incl. Kursunterlagen, Imbiss und Getränke
Die Teilnehmerzahl ist auf 12 Personen begrenzt.

Termine 2010

Di. 04.05.10
Di. 19.10.10

Anmeldung:
Per FAX: Anmeldeformular
oder
eMail mit Ihren Daten an training [at] evision-systems.de