Active-HDL Design Flow Training

Die Simulation der Entwicklungsumgebungen ispLever und Diamond von Lattice Semiconductor basieren auf dem Mixed Language Simulator Active-HDL von ALDEC. Neben einer herausragenden Simulationsperformance bietet Active-HDL auch einen vollständigen Design Flow Manager und eine umfangreiche Unterstützung für den grafischen Entwurf von VHDL bzw. Verilog. Häufig wurde in unseren VHDL Trainings der Wunsch nach einer grafischen Unterstützung bei der Erstellung von VHDL Designs geäußert. Wir haben Ihnen zugehört und bieten nun ein Training an, das sich neben der Simulation von VHDL auch mit der grafischen und textuellen Eingabe von VHDL beschäftigt. Weiterhin werden Sie lernen mit den modernen Debugging Werkzeugen eines integrierten Design Flows umzugehen. Damit Sie das Gehörte auch an einfachen Beispielen anwenden können, erhält jeder Teilnehmer des Seminars eine kostenlose Student Edition von Active-HDL, mit der Sie selbst VHDL aus kleinen Blockschaltbildern und Zustandsübergangsdiagrammen generieren können.

Voraussetzungen:

Die im BASIC Training vermittelten Grundkenntnisse
werden für dieses Training vorausgesetzt.

Teilnahmegebühr: Wird nach Tagessätzen abgerechnet.
Wir erstellen Ihnen gerne ein individuelles Angebot.
Die Teilnehmerzahl ist auf 12 Personen begrenzt.

Termine

Diese Schulung wird in der Regel von Kunden als Inhaustraining gebucht und kann in Ihren eigenen Räumen statfinden. Auf Wunsch können wir Laptops für die Dauer der Schulung zur Verfügung stellen.

Anmeldung:
Für ein individuelles Angebot senden Sie einfach eine eMail mit Ihren Daten an training [at] evision-systems.de