ASIC & FPGA Verifikation

Aldec Riviera-Pro

Riviera-Pro ist ein leistungsstarker Simulator für die Verifikation komplexer ASICs und großer FPGAs. Der Single-Kernel Simulator, der VHDL, Verilog und SystemC Modelle simuliert, bietet eine komfortable Debug-Umgebung. Es werden neben Windows auch Unix Systeme (z.B. Linux) unterstützt.

Aktuelle Konfigurationen zu Riviera-Pro finden Sie hier

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Zielgruppe:

Entwickler von FPGA, ASICs und SoC Anwendungen, die eine extrem leistungsfähige Verifikationsungsumgebung suchen.

Leistungsmerkmale im Überblick:

• Common-Kernel VHDL, Verilog®, SystemVerilog, SystemC/C++, EDIF Simulator
• Unified HDL/System Code Mode Level Debugging & Post Simulation Debugging
• Accelerated Waveform Viewer und Code Coverage
• SystemVerilog, PSL und OVA Assertions, und Functional Coverage
• VHDL und Verilog Code Linting
• DSP Algorithmus Design/co Verifikation mit MATLAB® und Simulink®
• 64-Bit Multi-Threaded Design Umgebung
• Script kompatibel mit anderen HDL Simulatoren
• Multi-Platform (32/64bit Linux®, Windows®)
• HDL Editor Post Simulation Debug Assertions & Cover Viewer Code Coverage

Produkt Schulung
Technische Dokumentations

Unterstützte Technologien

Verification

• VHDL Simulation

• Verilog Simulation

• SystemC

• SystemVerilog

• Assertions

• Verilog Simulation Optimization

• VHDL Simulation Optimization

• Coverage Tools

• Design Rule Checker

Design Creation

• HDL Text Editor

Specialty Solutions

• MATLAB/Simulink Co-Simulation
• Verification IP
• HDL Regression Manager

Aldec Webinars
Applikation- Ingenieure zeigen Ihnen regelmäßig in Live-Präsentationen und mit detaillierten Produkt-Demonstrationen die aktuellsten Lösungen zu Design- und Verifikationsproblemen.

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