FPGA Design Flow

Allgemeines

FPGAs werden in der Regel mit sogenannten Hardware Beschreibungssprachen erstellt. Hierzu zählt man vor allem “VHDL” und “Verilog”. Während in den USA und teilweise auch in Asien Verilog den größeren Marktanteil hat, verwendet man in Europa überwiegend VHDL. Gute Design Flows bieten grundsätzlich die Möglichkeit zwischen den beiden Sprachen auszuwählen (beim Kauf) oder auch beide Sprachen in einem Projekt zu kombinieren (meist mit höheren Kosten verbunden). Der Einsatz beider Sprachen ist oftmals sinnvoll, wenn das Design in einer Hochsprache beschrieben wird, aber IP Blöcke (fertige Teildesigns) eingebunden werden, die evtl. in einer anderen Sprache beschrieben sind.

Genereller Design Ablauf

Folgende Schritte entsprechen der heute üblichen Vorgehensweise beim Entwurf von FPGAs:

• Design Eingabe (evtl. mit Code Checking)
• Funktionale Simulation
• Synthese
• Implementierung
• Verifikation des implementierten Designs
• Debugging
• Einsatz von Prototypen (optional in der Entwicklungsphase)

Hersteller-unabhängiger Design Flow in Active HDL

Integrierte Entwicklungsumgebungen bieten einen automatisierten Entwurfsablauf. Mit vom FPGA Vendor unabhängigen Tools ist es möglich, den Prozess der Eingabe und der Simulation grundsätzlich für FPGAs aller Hersteller gleich zu halten. Spezifische Tools des Halbleiterherstellers für die Implementierung können problemlos eingebunden werden.