HDL Code Analyzer (Linting)

Aldec ALINT™

ALINT™ ist ein Software-Werkzeug für die statische Analyse von VHDL und Verilog Code auf Register Transfer Ebene. Das Tool hilft beim rechtzeitigen Erkennen von potentiellen Problemen im VHDL und Verilog Code sowie bei Mixed-Language-Designs. Insbesondere nicht konsistenter Codes, problematische Strukturen, Clock und Reset Probleme und Verletzungen der Syntheserichtlinien werden direkt nach der Erstellung des Codes – noch vor der Simulation – erkannt.

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Durch eine komfortable und leistungsfähige, grafische Unterstützung können die gefundenen Probleme einfach zurückverfolgt werden. ALINTreduziert nicht nur die Verifikationszeit für ASIC und FPGA Entwicklungen, sondern erhöht auch die Designsicherheit und die Qualität des Entwicklungsprozesses. Durch das Überprüfen von formalen Regeln wird der Codestil innerhalb von Unternehmen vereinheitlicht und der Grad an Wiederverwendbarkeit wird erhöht. Umfangreiche Regelsammlungen vereinfachen die Anwendung und stellen sicher, dass die wichtigsten Anforderungen an zeitgemäßen VHDL- und Verilog-Code erfüllt werden.

Das Datenblatt, den Download sowie die Konfigurationen finden Sie immer aktuell hier

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Technische Dokumentation

Wichtigste Eigenschaften

• schnelle Analyse komplexer ASIC/FPGA/SOC Entwicklungen
• integrierte Ergebnisananalyse und Debugging Umgebung
• unterstützt IEEE VHDL, Verilog und Mixed Sprachen Entwicklungen
• unterstützt Starc VHDL oder Verliog Regelsätze
• unterstützt DO-254/ED-80 VHDL oder Verliog Regelsätze
• unterstützt kundenspezifische Regelsätze

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