HDL Creation

Eingabe von Designs mit HDL (VHDL oder Verilog)

Ob die Eingabe von HDL mittels Text oder Grafik erfolgt, bleibt den persönlichen Vorlieben des Entwicklers überlassen und hängt oft auch von den spezifischen Anfrorderungen eines Projektes ab. Generell sind alle HDL Sprachen “nebenläufige” Sprachen, d.h. sie haben eine parallele Struktur. Dies hängt damit zusammen, dass hier keine sequentiellen Programme geschrieben werden, sondern ein Model, welches mehrere Eigenschaften eines Designs beschreibt, die gleichzeitig existieren.

Text kann von den meisten Menschen nur Zeile für Zeile erfasst werden und aus diesem Grunde bietet sich eine grafische Darstellung für HDL Strukturen an, da das Auge sehr wohl in der Lage ist, eine parallele grafische Struktur auf einen Blick zu erkennen.

Gute Design Flows sollten unserer Meinung nach also sowohl Text als auch Grafik als Eingabeform zulassen. In der Regel bietet sich die Grafik für die Partitionierung des Designs und für die Beschreibung von Zustandsautomaten an. Diese Module werden dann durch auf Text basierende Module ergänzt.

Selbsverständlich ist es auch möglich VHDL und Verilog Designs vollständig auf Textbasis zu entwickeln. Es sollte jedoch beachtet werden, dass für die Effizienz innerhalb eines Projektes nicht nur die reine Schreibarbeit (ist of schneller als grafische Eingabe) zählt. Die eigentlichen Vorteile von grafischen Werkzeugen kommen durch schnellere Dokumentation und schnellere Fehlerfindung zustande.

Da viele Entwickler in der Konzeptphase in Strukturdiagrammen und Zustandsdiagrammen denken, bietet sich diese Form der Darstellung besonders auch für die Fehlersuche an.

Vorteile einer grafisch unterstützen Eingabe

• Automatisches Erstellen der Dokumentation
• Dokumentation ist immer auf dem aktuellen Stand des HDL Codes
• Fehlerfindung auf der Konzeptebene
• Einfachere Wiederverwendung von Designblöcken
• Einfaches und effizientes Erstellen von Strukturen
• Vermeidung von Fehlern

Gerade für Entwickler, die nicht 100% ihrer Arbeitsteit mit HDL Design verbringen, bieten grafische Tools erhebliche Vorteile, da die Einarbeitungszeit wesentlich verkürzt wird.

Wichtig ist dabei, dass die eingesetzten Werkzeuge auf VHDL oder Verilog Code basieren. Dies gewährleistet, dass die so erstellen Designs in jedem FPGA Design Flow eingesetzt werden können (soweit nicht FPGA spezifische Blöcke eingebunden werden).

Blockschaltbild in ActiveHDL

Blockschaltbilder helfen eine schnelle, einfache Übersicht zu bekommen. Sie sind eine grafische Repräsentation von VHDL oder Verilog Code. In ActiveHDL ist es weiterhin möglich, die Zustände von Signalen nach (oder – mit Breakpoints – während) der Simulation anzuzeigen.

FSM Editor in ActiveHDL

Zustandsübergangsdiagramme erlauben einfaches und schnelles Erstellen von Automaten. Auch hier dient die Grafik nur der Visualisierung von VHDL oder Verilog Code