HDL Implementation

Von der Netzliste zum programmierten FPGA

Nachdem die Synthese im FPGA Entwicklungsprozess das beschriebene Modell in eine Technologie spezifische Netzliste umgesetzt hat, muss diese noch in den ausgewählten Baustein implementiert werden. Die in der Netzliste enhaltenen Bauelemente basieren auf einer Library des FPGA Herstellers. In den Implementierungswerkzeugen des FPGA Herstellers erfolgt nun das Umsetzen dieser Netzliste auf die interne physikalische Struktur des Bausteins. Hierunter fallen sowohl das Mapping auf die physikalisch vorhandenen Strukturen als auch das Platzieren (d.h. Ort auf dem Silizium) und Routen (d.h. das Verbinden der verschiedenen Blöcke untereinander).

Von den Implementierungswerkzeugen werden sowohl die Implementierungsdaten (z.b. .bit-Files) für die Programmierung des Bausteins, als auch Daten für die Verifiktion (z.B. für Timing Simulation) erzeugt.

Alle größeren FPGA Hersteller (Actel, Altera, Lattice, Xilinx) bieten eigene Werkzeuge für diesen Arbeitsschritt an.

Integrierte Entwicklungsumgebungen (wie z.B. Active-HDL von ALDEC) ermöglichen es diese Werkzeuge in einen Hersteller-unabhängigen Entwicklungsprozess einzubinden und vereinfachen somit den Entwicklungsprozess.