Integriertes FPGA Design & Verification

Aldec Active-HDL

Active-HDL ist eine umfangreiche und vollständig integrierte Entwicklungsumgebung für das Design und die Verifikation von FPGAs mit den Hardwarebeschreibungssprachen VHDL, Verilog und C/C++. Sie gibt Ingenieuren und Designteams leistungsfähige und herstellerunabhängige Werkzeuge für die Schaltungsentwicklung und Verifikation an die Hand. Active HDL ist einer der bekanntesten HDL Simulatoren und wird für die unterschiedlichsten Applikationen eingesetzt. Es fliesen ständig Kundenwünsche in die Weiterentwicklung ein die zu einer immer besseren Designproduktivität und Benutzerfreundlichkeit führen.

Zielgruppe:
Oft werden wir gefragt, welche Konfigurationen der Active-HDL Software am besten geeignet ist. Nach einer Kundenumfrage und unseren Erfahrungen , wo die Faktoren Wirtschaftlichkeit und zweckdienlichkeit besonders bewertet wurde, können wir folgene Empfehlung geben.

Einteilung des Anwenderprofils für die Active HDL Konfigurationen:

• Active-HDL Designer Edition für Kunden, die von Zeit zu Zeit kleinere und mittlere FPGAs entwickeln (ca. 40-50 Mann-Tage pro Jahr)
• Active-HDL PE für Kunden, die regelmäßig kleine und mittlere FPGAs entwickeln oder komplexe IP Cores einsetzen (z.B: PCI Express) (ca. 50 – 120 Mann-Tage / Jahr), je nach Einsatz von IP Cores wird eventuell eine zwei sprachige (VHDL & Verilog) version des Simulators benötigt.
• Active-HDL EE für Kunden, die den Hauptteil Ihrer Arbeit mit dem VHDL oder Verilog Entwurf verbringen (mehr als 120 Mann-Tage / Jahr) und komplexe bis hoch komplexe FPGAs entwickeln.

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Vorteile der kommerziellen im Vergleich zur OEM Version, die in den FPGA Hersteller Flows enthalten ist:

• Direkter Support von eVision Systems und ALDEC
• Hersteller unabhängiger Design Flow (ein Simulator unterstützt die gängigenen FPGA design flows)
• Eingabe mit Text, Block und FSM Editoren
• Schnellere Simulation als die OEM Version (Design Edition Faktor 2, PE Faktor 6, EE Faktor 9 gegenüber der OEM Version)
• Für die Kauflizenzen sind zusätzliche Optionen erhältlich wie Code Coverage, Linting, PSL

All diese Vorteile gegenüber der OEM Version führen zu einem effizienteren Entwicklungsprozess und helfen Ihnen dabei Ihr FPGA schneller und risikoärmer zu entwickeln.

Das Datenblatt, den Download sowie die Konfigurationen finden Sie immer aktuell hier

Active-HDL Movies
Product Trainings
Technical Documents

Im August 2010 ist die neue Version von Active HDL 8.3 erschienen. Hier finden Sie die Neuerungen

Wichtigste Eigenschaften:

• schnelle Simulation
• VHDL, Verilog, SystemC, System Verilog, Assertions
• extrem leistungsfähiges Debugging
• Co-Simulation mit Matlab/Simulink
• integriertes Design Flow Management
• integrierte Code Coverage
• grafische u. textuelle Eingabe
• Umwandlung von Text in Grafik

Hersteller-unabhängiger Design Flow in Active HDL

Aldec Webinars
Applikations- Ingenieure zeigen Ihnen regelmäßig in Live-Präsentationen und mit detaillierten Produkt-Demonstrationen die aktuellsten Lösungen zu Design- und Verifikationsproblemen.

Thema:
“How to use existing hardware for SCE-MI emulation, acceleration and prototyping”
Termin:
Mittwoch, den 17. Nov. 2010 von 15.00 bis 16.00 Uhr

Weitere Informationen sowie die Anmeldung finden Sie direkt bei Aldec