Luft- und Raumfahrt

Im Bereich der Luft- und Raumfahrt-Technik bestehen besondere Anforderungen an die Technologie und die Methodik für den Einsatz und die Entwicklung von FPGAs. Damit diese Anforderungen in einer gemeinsamen Design Methodik von allen Herstellern und Zulieferern gleichermaßen berücksichtigt werden, wurde die DO-254 Norm festgeschrieben.

Einige der Herausforderungen bei der FPGA Entwicklung sind:

• Erfüllen der DO-254 Entwicklungsnorm
• Prototyping von Fuse basierenden FPGAs
• Sicherstellen der Code Qualität im Entwicklungsprozess

Aldec Werkzeuge:

• Entwicklungsprozesse die helfen die DO-254 Norm zu erfüllen und eine Zertifikation zu erhalten.
• Actel Protoyping Boards und passende Softwareconverter für die Netzliste für die Fuse FPGAs.
• ALINT Design Regeln Überprüfung mit dem DO-254 Regelsatz

DO- 254 Lösung:

Das Aldec DO-254 CTS (Compliance Tool Set) unterstüzt die “Design Assurance Guidance for Airborne Electronic Hardware” (DO-254/ED-80) Kapitel 6.2 “Verification Process” und Kapitel 11.4 “Tool Assessment and Qualification Process”. Aldec bietet einen schnellen und sicheren Verifikation-Prozess für Sicherheitsstufe A, B, C und D mit dem Fokus die Prüfbarkeit der Hardware und die Nachvollziehbarkeit der Entwicklungsschritte zu verbessern.

Einige Leistungsmerkmale:

• Design Verifikation im Zielbauteil
• In-Hardware Verifikation angepaßt an die Geschwindigkeit
• Gleiche Anzahl an Testläufen im Zielbauteil wie in der Simulation mit 100%iger Test-Abdeckung
• Automatischer Waveform Abgleich zwischen der HDL-Simulation und den Ergebnissen des Hardware Tests.

Der DO-254 “Compliance” Verfikationsprozess basiert auf der Aldec HDL Simulations Tool Suite d.h. der HDL Simulation (source level), Post-Synthesis (gate level) und Post Place-and-Route Simulation (timing level), alle zusammengefaßt in einer Software-Umgebung. Die Tool-Suite bietet auch Code-Linting, Code Coverage, Profiling, automatische Dokumentation und den Waveform-Abgleich um die Produktivität des Verifikations Ablaufes zu erhöhen.
Der Simulator nutzt dabei die entwickelte Testbench um die Design Funktionalität zu verifizieren und bietet die Abdeckungs-Metrik (Coverage) um nachzuweisen, wie hoch der Anteil des durch die Testbench getesteten Codes im Designs ist, dh. zu messen, wie effektiv die Testbench das Design stimuliert hat. Die Simulationsergebnisse werden im Waveform-Format abgelegt und können automatisch mit dem Ergebnis der verschiedenen Simulationsdurchläufe verglichen werden.