5. Mai 15.00 bis 16.00 Uhr
Bei den meisten FPGA-Projekten entfallen über 50 % der gesamten Projektzeit auf die Verifikation. Diese Zeit kann erheblich reduziert werden, wenn die Verifikationsarchitektur gut strukturiert und mit Fokus auf Wiederverwendung entwickelt wird. In diesem Webinar zeigen wir Ihnen, wie Sie mit der Open-Source-Architektur der Universal VHDL Verification Methodology (UVVM) eine einfache, gut strukturierte und effiziente Testbench erstellen können. Wir werden auch die Bedeutung der Einfachheit des Testbench Sequencers diskutieren und wie er verwendet werden kann, um mehrere VHDL Verifikationskomponenten gleichzeitig zu kontrollieren.
Agenda
- Testbenches mit Basisarchitektur und ihre Grenzen
- Komponenten einer effizienten und fortschrittlichen Testbench-Architektur
- VHDL-Verifikationskomponenten (VVC)
- Kontrolle und Überprüfung vieler Schnittstellen gleichzeitig
UVVM, VVC-Framework Testbench Sequencer
Die fehleranfälligsten Corner Cases von FPGAs
Zyklusbezogene Corner Cases sind wahrscheinlich der schwerwiegendste und wichtigste Grund für unentdeckte Fehler auf vielen FPGAs. Um dies auf einfache Weise zu erklären, – ein zyklusbezogener Eckfall ist zum Beispiel, wenn Sie einen Ereigniszähler haben, bei dem die Anzahl der gezählten Ereignisse kritisch ist und Sie diesen Zähler in regelmäßigen Abständen lesen und zurücksetzen.
UVM für FPGAs Seminar – Teil 4 – IEEE 1800.2 UVM-Aktualisierungen
Wie viele beliebte nützliche Standards hat auch UVM 2017 die begehrte IEEE-Standardisierung erhalten. Interessanterweise ist UVM die erste Verifikationsmethodik, die standardisiert wurde, und die aktuelle Version ist IEEE 1800.2-2020.