Agnisys DVinsight™

Konstruktionsbedingt richtig SV UVM-Code mit einem Smart-Editor

DVinsight™ ist ein intelligenter Editor für die Erstellung von Universal Verification Methodology (UVM) basiertem System Verilog (SV) Design Verification (DV) Code.

DVinsight™ ist ein Design-Verification-Editor-Checker, der hilfreiche Einblicke in den Anwendercode bietet und die Einhaltung der UVM-Best-Practices unter Einhaltung etablierter Standards sicherstellt. Er hilft dabei, die Lernkurve neuer DV-Ingenieure zu beschleunigen und gleichzeitig die fehlerfreie Codeentwicklung durch den erfahrenen DV-Entwickler zu beschleunigen.

Hilfreiche On-the-fly-Prüfungen und Anleitungen für die Erstellung von SV/UVM-Code

• Automatische Einhaltung der Best-Practice-UVM-Richtlinien
• Schnelle und flexible Navigation durch den Verifikations-Quellcode
• Die Best-Practice-UVM-Richtlinien basieren auf jahrelanger Praxiserfahrung
• Leichtgewichtiges Werkzeug, das die Produktivität bei der Codeerstellung erhöht
• Beibehaltung des aktuellen Kontexts durch Inline-Editing
• Automatische Code-Vervollständigung
• Kontextbasierte Hinweise
• VIM- und Emacs-Modi für schnelle Übernahme
• Automatische Code-Vervollständigung

DVInsight™ – Key Features – Schnellere Einführung und sauberer SV/UVM-Code

• Weniger Fehler, insbesondere solche, die nicht vom SV/UVM-Compiler diagnostiziert werden
• Höhere Produktivität und gründlicherer DV-Code
• Schnellere Einführung der System Verilog Universal Verification Methodology
• Design Verification Editor Checker für jeden Erfahrungsstand