28 April 15.00 bis 16.00 Uhr
Die FPGA-Entwurfsarchitektur ist der wichtigste und primäre Faktor, wenn es darum geht, Entwicklungseffizienz, Qualität und Zuverlässigkeit zu erreichen. Der Unterschied zwischen einer guten und einer schlechten Design-Architektur kann etwa 50 % des Arbeitsaufwands und ein hohes Maß an entdeckten und unentdeckten Fehlern ausmachen. Die meisten Design-Architekturen können verbessert und optimiert werden, um sowohl die Qualität als auch die Effizienz zu steigern.
Die FPGA-Entwurfsarchitektur wirkt sich auch auf verschiedene Projekt- und Produkteigenschaften aus, wie z. B. Wiederverwendbarkeit, Stromverbrauch, Ressourcennutzung, Timing-Closure, Clocking-Probleme, Klarheit der Implementierung, Einfachheit der Überprüfung und Verifikations-/Testaufwand.
Agenda
- Aktueller Entwicklungsstand in der FPGA-Gemeinschaft
- Beispiele für schlechte FPGA-Designarchitekturen (Ergebnisse und Nachteile)
- Wie man FPGA-Designarchitekturen verbessern und optimieren kann (Ergebnisse und Vorteile)
- Wie Design und Designänderungen vereinfacht werden können
Die fehleranfälligsten Corner Cases von FPGAs
Zyklusbezogene Corner Cases sind wahrscheinlich der schwerwiegendste und wichtigste Grund für unentdeckte Fehler auf vielen FPGAs. Um dies auf einfache Weise zu erklären, – ein zyklusbezogener Eckfall ist zum Beispiel, wenn Sie einen Ereigniszähler haben, bei dem die Anzahl der gezählten Ereignisse kritisch ist und Sie diesen Zähler in regelmäßigen Abständen lesen und zurücksetzen.
UVM für FPGAs Seminar – Teil 4 – IEEE 1800.2 UVM-Aktualisierungen
Wie viele beliebte nützliche Standards hat auch UVM 2017 die begehrte IEEE-Standardisierung erhalten. Interessanterweise ist UVM die erste Verifikationsmethodik, die standardisiert wurde, und die aktuelle Version ist IEEE 1800.2-2020.