Statische Verifikation
Beim Erstellen des VHDL Codes können sich eine Menge Fehler einschleichen. Das können einfache Tippfehler, Syntaxfehler, semantische Fehler oder auch strukturelle Fehler sein.
Speziell Fehler, die nicht während der Kompilation eines einzigen Files erkennbar sind, können in der Regel nicht durch den Editor alleine erkannt werden. Um solche Probleme rechtzeitig zu erkennen können Linting Tools eingesetzt werden. Diese ermöglichen auch das Einhalten von speziell definierten Designregeln. Mit Alint-Pro bietet ALDEC ein Linting Werkzeug an, für das nicht nur verschiedene Regelsätze zur Verfügung steht, sondern das auch fileübergreifende Überprüfungen wie CDC Checks (Clock Domain Crossing) ermöglicht.
Dynamische Verifikation
Um die Funktion eines Hardwaremodels (z.B. in VHDL oder Verilog) zu verifizieren muss überprüft werden, wie sich das HDL Model im Zusammenhang mit dem System verhält. Dies kann man zum Beispiel durch Modellieren des Verhaltens mit sogenannten Properties erreichen, oder man stimuliert den HDL Code. Für diese Stimulation verwendet man in der Regel eine Testbench, die das Verhalten des Systems mehr oder weniger vollständig abbildet. Simulatoren wie Riviera-Pro von ALDEC können sowohl Properties verarbeiten als auch abstrakte Modelle von externen Komponenten (z.B. SystemC Modelle) simulieren. Riviera-Pro bietet umfangreiche Debugging Funktionen und unterstützt VHDL, Verilog, System-Verilog und SystemC.