IDesignSpec™

UVM Register Model Generator, SystemRDL Compiler, IP-XACT Compiler

IDesignSpec™ hilft IP/SoC Entwicklern, eine ausführbare Spezifikation der Register zu erstellen und automatisch Code für Soft- und Hardware-Teams zu generieren. Agnisys Werkzeuge zeichnen sich durch einen intuitiven Tool-Flow aus, da die Spezifikationen in MS Word, MS Excel, LibreOffice oder textbasierten Industrie-Standardformaten wie SystemRDL, RALF oder IP-XACT geschrieben werden können. IDesignSpec erfasst sowohl einfache als auch spezielle Register, Signale, Interrupts und erzeugt synthetisierbare RTL, UVM-Modell, C/C++-Header, HTML und PDF.

Register Design Entry

Ausgestattet mit benutzerfreundlichen Vorlagen können Sie Ihre Register mit einem der Add-Ins zu Word, Excel, OpenOffice Calc oder FrameMaker spezifizieren. Mit dem leistungsstarken IP-XACT-Compiler und dem SystemRDL-Compiler können einfache und komplexe Register hierarchisch erstellt werden, so dass große SoC-Designs in überschaubare Teilblöcke unterteilt werden, die symbolisch dargestellt, entworfen und miteinander verbunden werden. Diese Methodik ermöglicht es, mit einem großen Team parallel an verschiedenen Teilen des Designs zu arbeiten. Anwender sind in der Lage, Registerspezifikationen von IP-XACT nach UVM oder von SystemRDL nach IP-XACT zu konvertieren.

Code-Generierung

Basierend auf der Goldenen Spezifikation können verschiedene SoC-Teams die leistungsstarken Code-Generatoren über GUI oder Kommandozeile nutzen. Der generierte RTL-Code (VHDL, Verilog, SystemVerilog oder SystemC) für die Register ist menschenlesbar mit einfach zu verstehenden Kommentaren. Der RTL enthält auch einen Busslave und eine Dekodierlogik, die spezifisch für das Busprotokoll (AHB, APB, AXI, AXI-Lite, TileLink oder proprietär) ist und die sofortige Verbindung der Anwendungslogik mit dem Registerbus sicherstellt. Der UVM Register Model Generater erzeugt UVM Verifikationsmodelle mit Register Arrays, Memories, Indirect Access Registern, FIFO Registern und Coverage, Constraints Models und hdl_path. Die Benutzer können verschiedene Ausgaben mit Hilfe unseres beliebten Velocity Templates und TCL API anpassen, so dass Sie verschiedene Anforderungen für RTL, C++ Klassen, Verifikationscode und Dokumentation erfüllen können.

Spezial-Register

Die UVM-Bibliothek enthält Beispiele für einige häufig verwendete Spezialregister, wie z. B. indirekte, indizierte, Alias- und RO/WO-Register. Heutige SoCs erfordern jedoch ein spezielleres Registerverhalten, um verschiedene HW/SW-Schnittstellenanforderungen zu erfüllen. IDesignSpec unterstützt über 20 Spezialregister, darunter Shadow, Lock, Trigger-Buffer, Interrupt, Counter oder External. CDC-Techniken werden auch für die richtige Synchronisation an der HW- und SW-Schnittstelle unterstützt.

Dokument-Generierung

Der anpassbare Document Generator von IDesignSpec kann Dateiformate wie HTML, PDF, Custom PDF, .doc, .xls, DITA, IP-XACT, SystemRDL oder ARM CMSIS ausgeben.

IDesignSpec™ – Key Features

Erweiterbar: Benutzerdefinierte Transformationen mit Tcl oder XSLT