Nürnberg 11.03 bis 13.03
embedded World 2025
The right tool for every development step
Vom 11. bis 13. März steht die embedded world in Nürnberg wieder für Besucher offen. Am Stand 4-548 von eVision Systems freuen wir uns auf alle, die unsere vielen neuen Innovationen kennenlernen möchten!
Aldec Webinar Aufzeichnung
Wesentliche Schritte zur Vereinfachung von VHDL-Testbenches mit OSVVM
Dieses Webinar zum Thema „Erste Schritte“ konzentriert sich auf die ersten, wesentlichen Schritte, die Sie unternehmen müssen, wenn Sie Ihren VHDL-Testbench-Ansatz mit OSVVM verbessern wollen.
Überprüfung von AXI-Verbindungen mit ALINT-PRO und Riviera-PRO
AXI ist das beliebteste interne Busprotokoll bei den heutigen FPGA- und SoC-FPGA-Designs geworden. Mit ALINT-PRO können FPGA-Designer AXI-Busschnittstellen extrahieren, überprüfen und statisch verifizieren. Darüber hinaus kann ALINT-PRO bei der automatischen...
FPGA Verifizierung Code- Funktions- und Spezifikationsabdeckung
Functional Coverage wird oft zusammen mit der FPGA Verifikation nach dem Zufallsprinzip erwähnt, und das ist eine großartige Kombination.
Randomization – Das Warum, Wann, Was und Wie
Randomization ist für die moderne Verifikation sehr wichtig. Dennoch wenden nur sehr wenige Entwickler die Randomization in ihren Testbenches ausreichend an.
FPGA-Verifikationsarchitektur-Optimierung mit UVVM
Wie Sie mit der Open-Source-Architektur der Universal VHDL Verification Methodology (UVVM) eine einfache, gut strukturierte und effiziente Testbench erstellen können
Optimierung der FPGA-Entwurfsarchitektur
Die FPGA-Entwurfsarchitektur ist der wichtigste und primäre Faktor, wenn es darum geht, Entwicklungseffizienz, Qualität und Zuverlässigkeit zu erreichen. Der Unterschied zwischen einer guten und einer schlechten Design-Architektur kann etwa 50 % des Arbeitsaufwands ausmachen.
Verwendung von SVA für die anforderungsbasierte Verifikation von sicherheitskritischen FPGA-Designs
Donnerstag 10. März von 15.00 Uhr bis 16.00 UhrDie Requirements-based Verifikation (RBV) ist ein beliebtes Verifikationsverfahren für FPGA-Designs, die in sicherheitskritischen Systemen eingesetzt werden. Die Effektivität der RBV wird durch die Qualität und Präzision...
Verifizierung von PCIe-basierten FPGA-Designs, die DO-254-Konformität erfordern
PCIe-basierte FPGA-Designs werden in Avioniksystemen immer beliebter. Die Verifizierung solcher Designs für die DO-254-Konformität mit Design Assurance Level (DAL) A oder B ist jedoch problematisch.
Steigern Sie Ihre Produktivität mit kontinuierlichen Integrationsabläufen
In einer Teamumgebung geben Verifikationsingenieure jeden Tag, manchmal sogar mehrmals am Tag, Codeänderungen in ein gemeinsames Repository ein. Jede Änderung hat das Potenzial, neue Fehler in das Design einzubringen. Wenn viele Änderungen vorgenommen werden, ist es...
Constraint Random Verification mit Python und Cocotb
Cocotb, ein Ansatz zur Verwendung von Python als Prüfsprache, ermöglicht Entwicklern, mit kleinen, gerichteten Testbenches zu beginnen und diese zu gründlicheren Constraint-Random-Tests weiterzuentwickeln.
UVM für FPGAs (Teil 1): Get, Set, Go - Produktiv sein mit UVM
- Warum UVM?
- UVM- Top-down und Bottom-up Ansicht
- UVM Makros, Transaktionsmodelle, Treiber, Sequencer, Agent, Env, Test, Sequences
- Aldec Lösungen und Live Demo
UVM für FPGAs Seminar Teil 2 Lösung von FPGA-Verifikationsproblemen mit UVM
- Verwendung von UVM für VHDL-Entwürfe
- Port-Mapping-Regeln und FPGA-Flow
- Bindung von SVA-Assertions an VHDL
- TCL-Anwendungen zur Automatisierung des UVM-Skeletts im FPGA-Flow
UVM für FPGAs Seminar Teil 3 Zynq MPSoC-Designs verifizieren? UVM Register Access Layer (RAL) helfen
- Zynq MPSoC Entwurfseigenschaften
- Einführung in UVM RAL und Anatomie von UVM-Registermodellen
- Automatische Generierung von RAL Modellen
- Modellierung von Adaptern in UVM RAL
Agnisys Webinar Aufzeichnung
Webinar zur Embedded Systementwicklung mit Agnisys
Die Agnisys-Methode zur Entwicklung von Embedded-Produkten. Auf diese Weise lassen sich viele Fallstricke vermeiden, die in einem typischen Workflow auftreten, wie z. B. ein langsamer Prozess, doppelter Aufwand, verschwenderische Ressourcen usw.
IDS-NG für die automatische Verifikation
Kein Warten mehr auf das Verifikationsteam. Verifizieren Sie Ihr Design schnell mit einer automatisch generierten Verifikationsumgebung.
IDSNextGen™ (IDS-NG) für Design
IDS-NG ist ein einheitliches System für das SoC-Design. Es bietet nicht nur vollständig verifizierte und validierte IPs mit ihren standardmäßig konfigurierbaren APIs, sondern führt Sie auch von der IP-Ebene zur Systemebene
IDSNextGen™ (IDS-NG) für Firmware
Erstellen Sie Programmier- und Testsequenzen, die vom frühen Design und der Verifizierung bis hin zur Validierung nach der Siliziumherstellung verwendet werden können.
Prodigy Technovations Webinar Aufzeichnung
QSPI Protokollanalyse und Fehlersuche Webinar
Agenda des Seminars: QSPI-Protokoll-Grundlagen, Überblick über das QSPI-Protokoll, Schwachstellen und Herausforderungen der QSPI-Protokollanalyse, Erfassen des QSPI-Protokolls und der Analyse, Live-Produkt-Demo
UFS 4.0 Protocol Analysis and Validation Webinar
Die Validierung und das Debugging des UFS4.0-Protokolls mit der MPHY HSG5B-Spezifikation von 23,2 Gbps Datenrate und niedrigem Stromverbrauch ist aufgrund der Signaleigenschaften der PHY-Schicht und der Datenrate eine Herausforderung.
I3C Conformance Test Solution
Die MIPI Alliance hat im August 2021 eine I3C-Konformitätstestlösung (CTS) angekündigt, um die Industrie bei der Gewährleistung der Kompatibilität zwischen Controller- (Master) und Target-Geräten (Slave) zu unterstützen.
100BASE-T1 Automotive Ethernet
Der 100BASE-T1 Automotive Ethernet Protocol Analyzer ist ein Protokollanalysator mit mehreren Funktionen zur Erfassung und Fehlersuche in der Kommunikation zwischen Host und zu testendem Design.
Cross-Protokoll Analyse mit den Logic Analyzer
Die Fehlersuche beim Entwurf eingebetteter Systeme ist eine Herausforderung. Jedes Design hat eine einzigartige Reihe von Anforderungen und Einschränkungen.