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Freies Webinar

UVM für FPGAs Seminar – Teil 3 –
Zynq MPSoC-Designs verifizieren?
UVM Register Access Layer (RAL) helfen

23. September 2021 15.00 Uhr bis 16.00 Uhr

Die Verwendung von hochkonfigurierbaren IP-basierten Designs ist in der SoC-Ära zur Norm geworden. Moderne SoC-Designs, die auf Xilinx® Zynq Ultrascale+ MPSoC abzielen, umfassen eine umfangreiche Liste von eingebetteten Standard-IPs und benutzerdefinierten IPs mit Memory-mapped Registern. Während diese IPs in Größe und Komplexität variieren, sind sie alle über Register konfigurierbar, die typischerweise aus einem Feldnamen, einer Feldbreite, einem Zugriffstyp, Standardwerten und Richtlinien bestehen.

Freies Webinar

Prodigy UFS 4.0

20. Oktober 2021 – 9.30 bis 10.30 Uhr

UFS steht für Universal Flash Storage. Diese Spezifikationen werden gemeinsam von der MIPI Alliance und der JEDEC entwickelt. Im Laufe der Zeit hat sich UFS weiterentwickelt und unterstützt Datenraten von 5,8 Gbps pro Lane bis zu 11,66 Gbps Datenrate. Jetzt arbeiten MIPI Alliance und JEDEC an UFS4.0 mit einer Datenrate von 23,2 Gbit/s pro Lane, um neue Anwendungen in den Bereichen 5G, Automotive, Gaming und Augmented Reality zu ermöglichen. Die Validierung und das Debugging des UFS4.0-Protokolls mit der MPHY HSG5B-Spezifikation von 23,2 Gbps Datenrate und niedrigem Stromverbrauch ist aufgrund der Signaleigenschaften der PHY-Schicht und der Datenrate eine Herausforderung.

Aldec Webinar Aufzeichnung

UVM für FPGAs (Teil 1): Get, Set, Go - Produktiv sein mit UVM

  • Warum UVM?
  • UVM- Top-down und Bottom-up Ansicht
  • UVM Makros, Transaktionsmodelle, Treiber, Sequencer, Agent, Env, Test, Sequences
  • Aldec Lösungen und Live Demo

UVM für FPGAs Seminar Teil 2 Lösung von FPGA-Verifikationsproblemen mit UVM

  • Verwendung von UVM für VHDL-Entwürfe
  • Port-Mapping-Regeln und FPGA-Flow
  • Bindung von SVA-Assertions an VHDL
  • TCL-Anwendungen zur Automatisierung des UVM-Skeletts im FPGA-Flow

Agnisys Webinar Aufzeichnung

IDS-NG für die automatische Verifikation

Kein Warten mehr auf das Verifikationsteam. Verifizieren Sie Ihr Design schnell mit einer automatisch generierten Verifikationsumgebung.