Events

Freies Webinar

FPGA-Verifikationsarchitektur-Optimierung mit UVVM

Bei den meisten FPGA-Projekten entfallen über 50 % der gesamten Projektzeit auf die Verifikation. Diese Zeit kann erheblich reduziert werden, wenn die Verifikationsarchitektur gut strukturiert und mit Fokus auf Wiederverwendung entwickelt wird. In diesem Webinar zeigen wir Ihnen, wie Sie mit der Open-Source-Architektur der Universal VHDL Verification Methodology (UVVM) eine einfache, gut strukturierte und effiziente Testbench erstellen können.

Aldec Webinar Aufzeichnung

Optimierung der FPGA-Entwurfsarchitektur

Die FPGA-Entwurfsarchitektur ist der wichtigste und primäre Faktor, wenn es darum geht, Entwicklungseffizienz, Qualität und Zuverlässigkeit zu erreichen. Der Unterschied zwischen einer guten und einer schlechten Design-Architektur kann etwa 50 % des Arbeitsaufwands ausmachen.

mehr lesen

Die fehleranfälligsten Corner Cases von FPGAs

Zyklusbezogene Corner Cases sind wahrscheinlich der schwerwiegendste und wichtigste Grund für unentdeckte Fehler auf vielen FPGAs. Um dies auf einfache Weise zu erklären, – ein zyklusbezogener Eckfall ist zum Beispiel, wenn Sie einen Ereigniszähler haben, bei dem die Anzahl der gezählten Ereignisse kritisch ist und Sie diesen Zähler in regelmäßigen Abständen lesen und zurücksetzen.

mehr lesen

UVM für FPGAs (Teil 1): Get, Set, Go - Produktiv sein mit UVM

  • Warum UVM?
  • UVM- Top-down und Bottom-up Ansicht
  • UVM Makros, Transaktionsmodelle, Treiber, Sequencer, Agent, Env, Test, Sequences
  • Aldec Lösungen und Live Demo

UVM für FPGAs Seminar Teil 2 Lösung von FPGA-Verifikationsproblemen mit UVM

  • Verwendung von UVM für VHDL-Entwürfe
  • Port-Mapping-Regeln und FPGA-Flow
  • Bindung von SVA-Assertions an VHDL
  • TCL-Anwendungen zur Automatisierung des UVM-Skeletts im FPGA-Flow

UVM für FPGAs Seminar Teil 3 Zynq MPSoC-Designs verifizieren? UVM Register Access Layer (RAL) helfen

  • Zynq MPSoC Entwurfseigenschaften
  • Einführung in UVM RAL und Anatomie von UVM-Registermodellen
  • Automatische Generierung von RAL Modellen
  • Modellierung von Adaptern in UVM RAL

Agnisys Webinar Aufzeichnung

IDS-NG für die automatische Verifikation

Kein Warten mehr auf das Verifikationsteam. Verifizieren Sie Ihr Design schnell mit einer automatisch generierten Verifikationsumgebung.

IDSNextGen™ (IDS-NG) für Design

IDS-NG ist ein einheitliches System für das SoC-Design. Es bietet nicht nur vollständig verifizierte und validierte IPs mit ihren standardmäßig konfigurierbaren APIs, sondern führt Sie auch von der IP-Ebene zur Systemebene

IDSNextGen™ (IDS-NG) für Firmware

Erstellen Sie Programmier- und Testsequenzen, die vom frühen Design und der Verifizierung bis hin zur Validierung nach der Siliziumherstellung verwendet werden können.

Prodigy Technovations Webinar Aufzeichnung

I3C Conformance Test Solution

Die MIPI Alliance hat im August 2021 eine I3C-Konformitätstestlösung (CTS) angekündigt, um die Industrie bei der Gewährleistung der Kompatibilität zwischen Controller- (Master) und Target-Geräten (Slave) zu unterstützen.

100BASE-T1 Automotive Ethernet

Der 100BASE-T1 Automotive Ethernet Protocol Analyzer ist ein Protokollanalysator mit mehreren Funktionen zur Erfassung und Fehlersuche in der Kommunikation zwischen Host und zu testendem Design.

Cross-Protokoll Analyse mit den Logic Analyzer

Die Fehlersuche beim Entwurf eingebetteter Systeme ist eine Herausforderung. Jedes Design hat eine einzigartige Reihe von Anforderungen und Einschränkungen.