ARV™
Modernes SoC-Verifikationswerkzeug
Automatisierungslösungen mit einer 100%igen Abdeckung sind der Schlüssel zum Verifikationserfolg, da IPs und SoCs immer komplexer werden.
Basierend auf der Registerspezifikation generiert die Automatic Register Verification (ARV™) den kompletten UVM-Testbench: Busagenten, Monitore, Treiber, Adapter, Prädiktoren, Sequenzer und Sequenzen sowie das Makefile und den Verifikationsplan. Die UVM-Testumgebung ist vollständig mit dem UVM-Registermodell und dem DUT (Design under Test) verbunden, so dass Sie eine Verifizierung auf Knopfdruck durchführen können
UVM-Sequenzen
Für verschiedene Arten des Registerverhaltens werden automatisch Sequenzen generiert. Diese Sequenzen werden von einer virtuellen Sequenz aufgerufen, die auf dem Zugriffstyp der Felder basiert. Sie können First-Level-Sequenzen für die Felder, Register-Level-Sequenzen für Register und positive/negative Sequenzen für Spezialregister generieren.
Verifikation über Simulation und Formal
Die Verifikation kann mit komplementären Verifikationsmethoden durchgeführt werden. Die generierten Dateien enthalten „Makefiles“ für die in der Industrie gängigen Simulationen und formalen Werkzeuge. Zusätzlich zu den direkten und eingeschränkten zufälligen Simulationstestfällen kann der gesamte Verifikationsprozess durch die formale Verifikation von IPs mit der Slave-Schnittstelle weiter verbessert werden, wodurch Simulationsläufe und der Overhead bei der Erstellung von Block-Level-Testbenches reduziert werden.
Verifikationsplan und Abdeckungsbericht
Der generierte grafische Bericht enthält einen Verifikationsplan mit einer vollständigen Zusammenfassung der Abdeckungsergebnisse und des Teststatus. Die Hierarchie der IP’s zusammen mit der funktionalen Abdeckung wird im HTML-Format angezeigt. Die Daten werden mit verschiedenen Farben dargestellt, um den Prozentsatz der bestandenen und fehlgeschlagenen Abdeckung leicht zu erkennen. Die Zoom-Funktion hilft Ihnen, sich auf eine bestimmte Komponente und ihre interne Hierarchie zu konzentrieren.
Register sperren
Der Software-Schreibzugriff eines Registers kann basierend auf dem Wert eines anderen Registerfeldes oder basierend auf einem Ausdruck, der aus verschiedenen Registern oder Feldern besteht, gesperrt werden.
Indirektes Register
Einige Register sind nicht direkt über eine dedizierte Adresse zugänglich. Der indirekte Zugriff auf ein Array solcher Register erfolgt, indem zuerst ein „Index“-Register mit einem Wert beschrieben wird, der den Offset des Arrays angibt, gefolgt von einem Lesen oder Schreiben eines „Daten“-Registers, um den Wert für das Register an diesem angegebenen Offset zu erhalten oder zu setzen.
ARV generiert automatisch alle Rückrufklassen in das Registermodell und erzeugt auch UVM-Sequenzen für spezielle Register wie Shadow-Register, RO-WO-Paar an derselben Adresse, Aliased-Register, Locked-Register, Trigger-Buffer-Register (Wide-Register), Indirect-Register, Interrupt-Felder/Register, Zähler, FIFO-Register, Paged-Register, externe (benutzerdefinierte) Register usw.
ARV-Formal™
ARV-Formal™ ist eine Komplettlösung, die die Registerspezifikation und das RTL-Design als Input nimmt und einen formalen Beweis durchführt, um sicherzustellen, dass alle Registeroperationen der Spezifikation entsprechen. ARV-Formal basiert auf einer eingebetteten Version von (OneSpin 360® DV Verify), um einen nahtlosen Prozessablauf auf Knopfdruck zu ermöglichen, der die Leistungsfähigkeit moderner formaler Verifikationswerkzeuge nutzt. ARV-Formal generiert automatisch Assertions direkt aus der Spezifikation, wodurch die Einrichtung vollständig automatisiert wird und ein sehr schneller Return on Investment gewährleistet ist. Die Anwender verwenden die ARV-Formal-Ausgabe mit Mentor Questa® Formal.
ARV-Sim™
ARV-Sim™ ist eine komplette Lösung zur Registerverifikation, die sich in die Simulatoren Synopsys VCS®, Cadence Incisive® und Mentor Questa® integrieren lässt. ARV-Sim generiert automatisch das komplette Paket mit Bus-Agenten, Monitoren, Treibern, Adaptern, Prädiktoren, Sequenzern und Sequenzen, die für System Verilog (SV), Universal Verification Methodology (UVM) Tests benötigt werden. Es erstellt die Simulator-Make-Files, um den Verifikationsprozess vollständig zu automatisieren. Dieser Ansatz eliminiert den langwierigen und fehleranfälligen UVM-Testbench- und Sequenzerstellungsprozess. ARV-Sim liefert automatisch die positiven und negativen Sequenzen – nicht nur die Testbench, sondern auch die eigentlichen Testsequenzen, die die Hardware stimulieren, um sicherzustellen, dass die Implementierung korrekt ist.