Agnisys IDS-Verify™
Automatisierung von Tests und Testbench-Spezifikationen
Die von IDesignSpec GDI und IDS-Batch CLI generierten UVM-Modelle und C/C++-Header definieren die Registerschnittstelle, über die die Software das Hardwaredesign überwacht und steuert. Ihre Verifikationsingenieure müssen die UVM-Sequenzen beschaffen oder entwickeln, die zum Konfigurieren, Programmieren und Testen der Register und Speicher im Design erforderlich sind. Embedded-Programmierer müssen den C/C++-Code beschaffen oder schreiben, um ähnliche Funktionen für die Systemvalidierung und für den Produktionseinsatz des SoC oder IP-Blocks im Feld durchzuführen.
Kontinuierlicher Abgleich zwischen der Spezifikation und den Tests und dem Testbench-Code
Glücklicherweise bietet Agnisys mit IDS-Verify eine Spezifikationslösung für automatische Registertests, benutzerdefinierte registerbasierte Sequenzen und Testbenches in der Simulation sowie für die formale Verifikation von Registern.
Wie IDS-Verify Ihren Entwicklungsprozess verbessert
Mit IDS-Verify können Sie die benutzerdefinierten Konfigurations-, Programmier- und Testsequenzen Ihres Designs beschreiben und automatisch Sequenzen generieren, die während Ihrer RTL-Simulation verwendet werden können. Aus einer einzigen Sequenzspezifikation generiert IDS-Verify UVM-Sequenzen für die Verifikation und die zugehörige Dokumentation. Sie spezifizieren die Sequenzen mit einer umfangreichen Sprache und Befehlsfunktionalität, die Schleifen, Verzweigungen, Warten, Aufrufe, Schalter und Makros umfasst.
Syntax- und Semantik-Prüfung und Debugger
IDS-Verify enthält einen hochentwickelten Syntax- und Semantik-Checker für die Sequenzbeschreibungen, um häufige Benutzerfehler zu erkennen. Die gesamte Sequenzspezifikation wird validiert, und ein Bericht mit einer vollständigen Liste aller Probleme wird in einem Fenster zur Ansicht geöffnet, wobei die Spezifikationszeile, in der das Problem auftritt, überquert werden kann.
Automatische Generierung von Testbenches für die Verifikation
Die generierten UVM-Modelle und UVM-Sequenzen können einfach in Ihre bestehenden SoC- oder IP-UVM-basierten Testbenches integriert werden. IDS-Verify unterstützt jedoch auch die automatische Generierung einer kompletten Testbench-basierten Verifikationsumgebung und Tests zur automatischen Verifikation aller adressierbaren Register und Speicher mit allen Zugriffsarten und allen komplexen Typen für IP- und SoC-Designs.
Die generierte Testbench ist vollständig UVM-konform, einschließlich Busagenten, Monitoren, Treibern, Adaptern, Prädiktoren und Sequenzen sowie Makefiles für gängige Simulatoren. Die UVM-Testbench ist mit dem UVM-Registermodell und dem von IDesignSpec GDI generierten RTL-Design verbunden und ermöglicht so eine Verifikation auf Knopfdruck.
Automatische Generierung von Sequenzen
IDS-Verify generiert automatisch verschiedene Sequenzen für die vielen von IDesignSpec GDI unterstützten Registertypen, einschließlich Sequenzen für Registerfelder, Sequenzen auf Registerebene und positive/negative Sequenzen für spezielle Registertypen.
Die generierte UVM-Testbench kann neben Speichern und Registern auch Sequenzen, Konfiguration, Checker, Coverage, Assertions und Inter-Component „Plumbing“ für Ihr Design enthalten.
Automatische Generierung von Assertions
IDS-Verify generiert automatisch SystemVerilog-Assertions (SVA), die sowohl in der Simulation als auch in der formalen Verifikation verwendet werden können.