Agnisys IDS-Batch™ CLI

Command-Line Halbleiter-Spezifikationsautomatisierung der neuesten Generation

Die Agnisys IDesignSpec™ (IDS) Suite bietet eine Komplettlösung für die ausführbare hierarchische Spezifikation von Speichern, Registersets, Registern und Registerfeldern in Ihrem IP oder SoC. Sie können aus einer Vielzahl von Eingabeformaten wählen. Sie können vorhandene Beschreibungen in Standardformaten wie SystemRDL, IP-XACT und CSV-Dateien (Comma-Separated Values) importieren.

Leistungsstarker Register- und Speichereditor, SystemVerilog, UVM

IDS-BatchTM CLI<br /> Command-Line Next Generation Semiconductor Specification Automation
Sie können die Register und Speicher auch mit den von Agnisys bereitgestellten Vorlagen und Add-Ins für Microsoft Word, Microsoft Excel, OpenOffice Calc oder mit der speziellen grafischen Schnittstelle von IDesignSpec GDI spezifizieren.

IDS-Batch CLI läuft im Kommandozeilenmodus und generiert eine Vielzahl unterschiedlicher Ausgabedateien für die an Ihrem Projekt beteiligten Teams, die Design, Verifikation, Embedded Programming, Validierung und Dokumentation unterstützen.

IDS-Batch CLI fügt sich nahtlos in Ihren SoC- oder IP-Entwicklungsablauf ein, einschließlich der Integration mit dem Git-Revisionskontrollsystem, um sowohl Text- als auch Grafikdateien zu verwalten und die Zusammenarbeit zu fördern.

Wie IDS-Batch CLI Ihren Entwicklungsprozess verbessert

Ihre ausführbaren Spezifikationen werden von IDS-Batch CLI gelesen und unterstützen die Verwendung einfacher Register und mehr als 400 spezieller Registertypen, einschließlich indirekter, indizierter, schreibgeschützter und schreibgeschützter Register, Alias-Register, Lock-Register, Shadow-Register, FIFO-Register, Puffer-Register, Interrupt-Register, Zähler-Register, Paged-Register, virtuelle Register, externe Register, Lese-/Schreibpaare und Kombinationen dieser Typen.

Automatische Generierung von Dateien für Design, Verifikation, Softwareentwicklung und Dokumentation

IDS-Batch CLI generiert aus Ihren Spezifikationen Ausgabedateien für Ihre Design-, Verifikations-, Software- und Dokumentationsteams. Es generiert die vollständige RTL-Beschreibung für Ihre Register und Speicher, einschließlich eines Bus-Slaves und einer Dekodierlogik, die für das von Ihnen gewählte Busprotokoll spezifisch ist, sowie jegliche benötigte Clock-Domain-Crossing (CDC)-Synchronisierungslogik. Dies ermöglicht den sofortigen Anschluss Ihres Designs an den Registerbus. Zu den unterstützten Schnittstellen gehören APB, AHB, AHB-Lite, AXI4, AXI4-Lite, TileLink, Avalon, Wishbone und proprietäre Busse.

Generierung von SystemVerilog-, Verilog-, VHDL- oder SystemC-RTL-Code

Der generierte SystemVerilog-, Verilog-, VHDL- oder SystemC-RTL-Code für die Register ist für den Menschen lesbar und enthält leicht verständliche Kommentare. Ihr Hardware-Designteam fügt die generierten Dateien einfach in die Liste der handgeschriebenen RTL-Designblöcke und IP-Blöcke von Drittanbietern ein, um sie mit Simulation, Logiksynthese und anderen Tools im Entwicklungsfluss zu verwenden.

IDS-Batch CLI generiert ein SystemVerilog-Modell, das mit dem UVM-Standard kompatibel ist und in Ihre UVM-Testbench integriert werden kann. Dies erspart Ihren Entwicklern und Ihrem Verifikationsteam eine Menge Arbeit. IDS-Batch CLI hilft auch Ihren Embedded-Programmierern, indem es C/C++-Header für die Speicher, Register und Felder generiert. Dies ersetzt die mühsame manuelle Übertragung von Spezifikationsdetails in Code und vermeidet die Gefahr von Fehlern während des Prozesses.

Automatisch generierte Dokumentation für Register und Speicher

Für Ihre technischen Redakteure generiert IDS-Batch CLI eine hochwertige Dokumentation von Registern und Speichern, die sich für die Aufnahme in Benutzerhandbücher eignet. Zu den vom Benutzer auswählbaren Formaten gehören Microsoft Word, HTML, PDF, Markdown und DITA.