ISequenceSpec™

Automatische Generierung von UVM-Sequenzen

Eine gemeinsame Sequenzspezifikation dient als leistungsstarkes Werkzeug für die Stimulus-Generierung, das von mehreren Teams genutzt wird, die an den Phasen der Verifikation, Firmware und Post-Silicon-Validierung beteiligt sind. Den meisten SoC-Teams fehlt jedoch ein einheitlicher Ablauf für die Erstellung von Sequenzen – jedes Team muss Sequenzen manuell in ihren Formaten schreiben und verschwendet damit Zeit und Ressourcen.

ISequenceSpec™ ermöglicht es dem Anwender, die Konfigurations-, Programmier- und Testabläufe eines Gerätes zu beschreiben und automatisch einsatzbereite Abläufe in der frühen Verifikationsphase, bei der Firmwareentwicklung und dem Testen des Siliziums zu generieren. Aus einer einzigen Sequenzspezifikation können Sie UVM-Sequenzen zur Verifikation, C-Code für die Entwicklung von Firmware- und Gerätetreibern, SystemVerilog-Sequenzen zur Validierung und verschiedene Ausgaben einschließlich CSV für automatische Testgeräte generieren.

Sprachfunktionen und Eigenschaften

Sequenzen können mit einem umfangreichen Satz an Sprach- und Befehlsfunktionen spezifiziert werden, der Schleifen, Verzweigungen, Warten, Aufrufe, Schalter und Makros umfasst. Es können auch mehrere Eigenschaften definiert werden, um die generierten Ausgaben anzupassen. Diese Eigenschaften können mit einem expliziten Eigenschaftsname-Wert-Paar oder mit der geschweiften Klammer-Syntax in der Beschreibung erstellt werden.

Sequenz-Syntax-Prüfer

Bei der Entwicklung einer Sequenz können eine Reihe von semantischen Problemen auftreten. ISequenceSpec ist mit einem intelligenten Syntax- und Semantik-Checker zur Validierung des Formats und der Syntax innerhalb der Spezifikation ausgestattet. Die gesamte Spezifikation wird validiert und ein Bericht mit einer vollständigen Liste aller Probleme öffnet sich in einem Fenster zur Ansicht mit Quer-Navigation zu der Zeile, die das Problem enthält. Die vom Validierungsprozess durchgeführten Prüfungen umfassen:

• Registervalidierung – führt Sie zu der Zeile, die das Registerproblem enthält.
• Syntaxvalidierung – Es wird eine Sequenzschrittvalidierung durchgeführt, die das Vorhandensein prüft

IDesignSpec™ – Key Features

• Automatisieren Sie die Generierung von Code für die Bausteininitialisierung und andere wichtige Bausteinsequenzen
• Einfaches, natürliches, portables Sequenzformat für mehrere IP/Kerne und SoC
• Erfassen von Sequenzen auf einer höheren Ebene synchron zur Registerspezifikation
• Verwenden Sie Registerbeschreibungen in Standardformaten wie IP-XACT, SystemRDL, RALF oder nutzen Sie den integrierten IDesignSpec™-Flow zur Verwendung von Registerdaten
• Einfach zu verwenden
• Sequenzkonstrukte umfassen Schleifen, if-else, wait, Argumente, Konstante, In-Line-Funktionen usw.
• Fähigkeit, die Sequenzen zu kompilieren, zu glätten und zu entrollen
• System Verilog UVM-Sequenzen für die Verifikation
• Verilog für die Validierung
• Vielfältige Formate für verschiedene Automatic Test Equipment
• Dokumentation in HTML und anderen Formaten