FPGA-Designerstellung und FPGA-Simulation
Active-HDL™ ist eine Windows®-basierte, integrierte FPGA-Design-Erstellungs- und Simulationslösung für teambasierte Entwicklungsumgebungen. Die integrierte Design-Umgebung (IDE) von Active-HDL umfasst eine vollständige HDL- und grafische Design-Tool-Suite sowie einen RTL/Gate-Level-Mixed-Language-Simulator für die schnelle Entwicklung und Verifizierung von FPGA-Designs.
Der Design-Flow-Manager ruft über 200 EDA- und FPGA-Tools während der Design-Eingabe, der Simulation, der Synthese und des Implementierungsflusses auf und ermöglicht es den Teams, während des gesamten FPGA-Entwicklungsprozesses auf einer gemeinsamen Plattform zu bleiben. Active-HDL unterstützt auch die FPGA-Bausteine von Efinix
Top-Funktionen und Vorteile der Active HDL Designer Edition
Lizenzierung
Perpetual Lizenz
Eine perpetual Lizenz ist eine Lizenz ohne Verfallsdatum. Beim Kauf einer unbefristeten Lizenz ist ein 1-Jahres-Supportvertrag enthalten.
Design-Eingabe und Dokumentation
HDL-, Text-, Blockdiagramm- und Zustandsmaschinen-Editor
Mit Active-HDL können Sie verschiedene Arten von Beschreibungen mischen. Ihr Entwurf kann sowohl textuellen HDL-Code als auch Blockdiagramme und Zustandsdiagramme enthalten.
Sprachassistent mit Vorlagen und Autovervollständigung
Der Sprachassistent ist ein Werkzeug, das Sie bei der Entwicklung von HDL-, Handel-C- oder SystemC-Quellcode und Aldec-Makrobefehlen unterstützt.
Unterstützung von Makros, Tcl/TK und Perl-Skripten
Die Aldec-Simulatoren unterstützen verschiedene Skripting-Methoden, die sich in ihrem Abstraktionsgrad und ihren Anwendungsmöglichkeiten unterscheiden.
Projektmanagement
Design Flow Manager für alle FPGA-Hersteller
Der Design Flow Manager konfiguriert, steuert und führt Simulations-, Synthese- und Implementierungstools für alle Bausteine von Efinix, Altera®, Atmel®, Lattice®, Microsemi™ (Actel), Quicklogic®, Xilinx® und anderen in einer integrierten Entwicklungsumgebung aus.
Revisionsverwaltung
Active-HDL verfügt über eine leistungsstarke Schnittstelle, die die Kommunikation und Zusammenarbeit mit einer Reihe von führenden Source-Revision-Control-Systemen ermöglicht.
Team-basiertes Design-Management
Komplexe FPGA-Projekte werden oft von verschiedenen Teams verwaltet und erfordern die Zusammenarbeit zwischen den Teammitgliedern. Ein leistungsfähiges Design-Management-Tool, mit dem Teams schnell an Projekten zusammenarbeiten können, ist daher unerlässlich.
Arbeitsbereich und Entwurfsarchivierung
Um das versehentliche Löschen von Designdateien zu verhindern und Ihnen zusätzliche Austausch- und Sicherungsoptionen zu bieten, verfügt Active-HDL über eine Funktion zur Archivierung von Designs, mit der das aktuelle Design oder der gesamte Arbeitsbereich in einer einzigen ZIP-Datei archiviert werden kann.
Unterstützte Standards
VHDL IEEE 1076 (1993, 2002, 2008 und 2019)
ALDEC-Simulatoren unterstützen den IEEE 1076-1993 Standard, den IEEE 1076™-2002 VHDL-Standard und den Großteil des gerade veröffentlichten IEEE 1076™-2008 Standards.
Verilog® HDL IEEE 1364 (1995, 2001 und 2005)
ALDEC-Simulatoren bieten volle Unterstützung des IEEE 1364-2005-Standards. Um die Simulation einer Vielzahl von Verilog-Entwürfen, sowohl alten als auch neuen, zu ermöglichen, können ALDEC-Simulatoren so eingestellt werden, dass sie im Verilog ’95-, 2001- und 2005-Modus arbeiten. Mehr
SystemVerilog IEEE 1800 – 2012 ( Design)
SystemVerilog ist eine Reihe von Erweiterungen der Verilog HDL, die eine höhere Modellierungsebene und eine effiziente Verifikation großer digitaler Systeme ermöglichen. Mehr
Verifikationsbibliotheken (OSVVM, UVVM, cocotb)
Fehlersuche und Analyse
Hierarchy Viewer mit Konfigurationsunterstützung
Der Design Hierarchy Viewer ist ein Werkzeug, mit dem Designer die Projektstruktur ohne deren Ausarbeitung anzeigen können.
Interaktive Code-Ausführungsüberwachung
Das Durchlaufen des Quellcodes ist eine der häufigsten Debugging-Methoden. Beim Steppen wird der Code Zeile für Zeile ausgeführt
Modernes Breakpoint Management
Simulationen können an einem Breakpoint angehalten werden. Aldec unterstützt sowohl Breakpoints im Quellcode als auch Signal-Breakpoints.
Signal-Probes auf Grafiken/Animation von Grafiken
Aldec-Simulatoren können während der Simulation die Kommunikation mit grafischen Designquellen aufrechterhalten und Live-Werte von Ports und Signalen in den Blockdiagramm-Editor übertragen, wo sie in Form von farbigen Probes angezeigt werden können.
Memory Viewer
Der Memory Viewer ist ein Debugging-Tool zur Anzeige von Speicherobjekten, die in einem aktiven Design definiert sind.
FSM-Werkzeugkasten
Active-HDL bietet Funktionen, die dem Benutzer helfen, seine Bubble-Diagramme zu debuggen, einschließlich Objektsortierer, Diagrammbericht, Trace over Transition, Hervorhebung des aktuellen Zustands, etc. Mehr
Accelerated Waveform Viewer (ASDB)
Der Accelerated Waveform Viewer ist ein Hochleistungswerkzeug zur grafischen Darstellung von Simulationsdaten, die in einer binären Simulationsdatenbank (*.asdb) gespeichert sind.
Mehrere Wellenform-Fenster
Bei großen Designs, bei denen mehrere Signale während der Simulation beobachtet werden müssen, ist es unpraktisch, sie in einem Wellenformfenster zu halten: Da nicht alle Signale in ein Fenster passen, ist häufiges Scrollen erforderlich, um die gewünschten Wellenformdaten zu erreichen.
Wellenform-Stimulator
Wenn eine schnelle Überprüfung einiger Teile eines großen Entwurfs erforderlich ist, ist die Erstellung einer Testbench nicht wirtschaftlich: Testbenches funktionieren am besten, wenn komplette Entwürfe in mehreren Simulationsläufen getestet werden.
Simulation/Verifizierung
Performance der Simulation
Active-HDL enthält Simulationsoptimierungsfunktionen sowohl für VHDL als auch für Verilog, die die Simulation beschleunigen und die Simulationszeit erheblich verkürzen.
Unterstützung für gemischtsprachige Designs
Verilog-Programmiersprachen-Schnittstelle (PLI/VPI)
Die Verilog PLI (Programming Language Interface) und VPI (Verilog Procedural Interface) bieten einen Standardmechanismus für den Zugriff und die Änderung von Daten in einem simulierten Verilog-Modell.
Schutz von Simulationsmodellen
Der Bibliotheksschutz bietet vier Sicherheitsstufen, wenn kompilierte Modelle in Form von Bibliotheksdateien verteilt werden, ohne ihren Quellcode freizugeben.
Verilog® IEEE 1364™-2005 Verschlüsselung
Die Verwendung der Standardverschlüsselung von Design-Sourcen ist eine viel einfachere Form der Verwaltung der IP-Erstellung und -Lieferung als jede Art von Verschlüsselung von Binärdateien. Riviera-PRO unterstützt die in IEEE Std. 1364-2005 eingeführte Standardmethodik.
VHDL IEEE 1076™-2008 Verschlüsselung
Die Verwendung der Standardverschlüsselung von Design-Sourcen ist eine viel einfachere Form der Verwaltung der IP-Erstellung und -Lieferung als jede Art der Verschlüsselung von Binärdateien. Riviera-PRO unterstützt die im IEEE Std. 1076-2008 eingeführte Standardmethodik
IEEE 1735™ interoperable Verschlüsselung
Unterstützung von Value Change Dump (VCD und Extended VCD)
Das VCD-Dateiformat (Value Change Dump) ist in der Norm IEEE Std. 1364-1995 festgelegt. Die VCD-Datei ist eine ASCII-Datei, die Header-Informationen, Variablendefinitionen und Variablenwertänderungen enthält.
Vorkompilierte FPGA-Anbieter-Bibliotheken
Xilinx® ISE SecureIP-Unterstützung
64-Bit-Simulation
Der Simulator kann mit einem 64-Bit-Busdurchsatz arbeiten und den erweiterten Speicher nutzen.
Angebot für Active-HDL Designer anfordern
* Angebot ist gültig für alle Efinix Kunden in Deutschland, Österreich und der Schweiz