Die neueste Version von Aldec’s Active-HDL unterstützt IEEE 1076-2019 protected types und ermöglicht es Ingenieuren, die Konstruktion von Datenstrukturen für die Verifikation zu vereinfachen und zu abstrahieren.
Henderson, NV – 29. März 2022 – Aldec, Inc., ein Pionier im Bereich der Simulation von gemischten HDL-Sprachen und der hardwareunterstützten Verifikation für FPGA- und ASIC-Designs, erweitert die Verifikationsmöglichkeiten von VHDL mit Active-HDL™, Version 13.0.
Diese neueste Version bietet Unterstützung für VHDL-2019 protected types mit Generics, Composites von protected types, Zeiger auf Objekte von protected types und Komposition mit protected types.
Geschützte Typen wurden in VHDL-2000 eingeführt, um die Erstellung von klassenähnlichen Objekten (ähnlich den Klassen in C++) zu ermöglichen, die dann später in VHDL-2002 für gemeinsam genutzte Variablen erforderlich wurden. In VHDL-2019 wurden die Fähigkeiten von protected types erheblich verbessert, um neue Anwendungsmodelle zu adressieren, die für die Erstellung komplexer Testbenches, die fortgeschrittene Datenstrukturen erfordern, unerlässlich sind.
Protected Types sind ein leistungsfähiger Mechanismus zur Erstellung von funktionaler Abdeckung, zufälliger Testgenerierung, Messaging, einheitlicher Fehlerberichterstattung und Verifikationsdatenstrukturen wie Speichermodelle, FIFOs und Scoreboards.
Ingenieure können Protected Types auch auf einer Entity-Schnittstelle für die gemeinsame Nutzung eines einzigen Speichers durch mehrere AXI4-Speicher-gemappte externe Peripheriegeräte verwenden, was ideal für die Verifizierung von SoC-FPGAs ist, die für die Aggregation von Multisensordaten verwendet werden.
„VHDL ist immer noch die Verifikationssprache Nummer eins für VHDL-basierte Designs, trotz der Popularität von SystemVerilog“, kommentiert Louie De Luna, Marketing Director von Aldec. „Mit VHDL-2019 hat sich die Sprache dank der Bemühungen der gesamten VHDL-Anwendergemeinschaft zu einer äußerst leistungsfähigen Verifikationssprache entwickelt. Im Gegensatz zu anderen VHDL-Revisionen wurde VHDL-2019 von den Anwendern angefordert, bewertet, geprüft und geschrieben und von der VHDL-Community abgestimmt. Alle Tool-Anbieter haben die Pflicht, auf die Wünsche der Design-Community zu hören, und wir freuen uns, mit Verbesserungen unserer Produkte darauf zu reagieren, damit die Anwender die Möglichkeiten von VHDL-2019 voll ausschöpfen können.“
Active-HDL 13.0 ist ab sofort zur Evaluierung verfügbar.
Über Active-HDL
Active-HDL™ ist eine Windows®-basierte, integrierte FPGA-Designerstellungs- und Simulationslösung für teambasierte Umgebungen. Die integrierte Design-Umgebung (IDE) von Active-HDL umfasst eine vollständige HDL- und grafische Design-Tool-Suite sowie einen RTL/Gate-Level-Mixed-Language-Simulator für die schnelle Bereitstellung und Verifizierung von FPGA-Designs.
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