Zyklusbezogene Corner Cases sind wahrscheinlich der schwerwiegendste und wichtigste Grund für unentdeckte Fehler auf vielen FPGAs.
Um dies auf einfache Weise zu erklären, – ein zyklusbezogener Eckfall ist zum Beispiel, wenn Sie einen Ereigniszähler haben, bei dem die Anzahl der gezählten Ereignisse kritisch ist und Sie diesen Zähler in regelmäßigen Abständen lesen und zurücksetzen. Ein typischer zyklusbezogener Corner Case liegt dann vor, wenn Sie den Zähler im selben Zyklus auslesen/zurücksetzen, in dem ein neues Ereignis eintritt – was in vielerlei Hinsicht zu einem seltsamen Verhalten führen kann. Für dieses einfache Beispiel werden die meisten Entwickler dies korrekt handhaben, aber bei komplexeren Beispielen – einschließlich etwas so Einfachem wie einem UART – ist diese Art von Eckfall extrem fehleranfällig.
In diesem Webinar werden diese Corner Cases näher erläutert und es wird gezeigt, warum sie oft zu Fehlern führen, warum diese Fehler oft nicht erkannt werden und wie man sie erkennen kann.
Agenda:
- Was ist ein zyklusbezogener Corner Case?
- Warum ist das ein Problem?
- Wie sieht ein typischer fehleranfälliger Code aus?
- Wie groß ist die Wahrscheinlichkeit, einen solchen Corner Case zu entdecken oder zu testen?
- Warum funktionieren die üblichen Lösungen nicht?
- Was ist unabhängig von Werkzeugen erforderlich, um diese Eckfälle zu erkennen?
- Wie können Sie UVVM verwenden, um diese Corner Cases zu erkennen?
- Schlussfolgerung
UVM für FPGAs Seminar Teil 1 Get, Set, Go - Produktiv sein mit UVM
- Warum UVM?
- UVM- Top-down und Bottom-up Ansicht
- UVM Makros, Transaktionsmodelle, Treiber, Sequencer, Agent, Env, Test, Sequences
- Aldec Lösungen und Live Demo
UVM für FPGAs Seminar Teil 2 Lösung von FPGA-Verifikationsproblemen mit UVM
- Verwendung von UVM für VHDL-Entwürfe
- Port-Mapping-Regeln und FPGA-Flow
- Bindung von SVA-Assertions an VHDL
- TCL-Anwendungen zur Automatisierung des UVM-Skeletts im FPGA-Flow
UVM für FPGAs Seminar Teil 3 Zynq MPSoC-Designs verifizieren? UVM Register Access Layer (RAL) helfen
- Zynq MPSoC Entwurfseigenschaften
- Einführung in UVM RAL und Anatomie von UVM-Registermodellen
- Automatische Generierung von RAL Modellen
- Modellierung von Adaptern in UVM RAL