UVM für FPGAs - Teil 2 - Lösung von FPGA-Verifikationsproblemen mit UVM

Die heutigen FPGAs haben eine immer größere Logikdichte und können komplexe Designs mit mehreren Millionen Logikzellen verarbeiten. Die traditionellen Verifizierungstechniken mit einfachen Simulationen in Kombination mit einer detaillierten Validierung im Labor sind einfach nicht mehr zeitgemäß. Selbst die Abbildung eines großen Logikdesigns auf ein modernes FPGA dauert viele Stunden. Die FPGA-Verifikation geht immer mehr in Richtung simulationsbasierter Techniken und erfordert fortschrittlichere Verifikationsfähigkeiten, wie sie bei ASICs verwendet werden. Im Bereich der ASIC-Designverifikation ist UVM der De-facto-Standard für die Entwicklung von Testbenches, Stimulus und Coverage. Obwohl UVM nichts ASIC-spezifisches enthält, halten die schiere Komplexität, die Methodik auf Transaktionsebene und der objektorientierte Ansatz viele FPGA-Designer davon ab, UVM zu verwenden, die noch keine Erfahrung haben.

In diesem Webinar werden wir unsere Erfahrungen mit der Einführung von UVM für FPGAs teilen. Sie werden erfahren wie VHDL-Designs UVM-Testbenches mit großer Leichtigkeit genutzt werden können. Wir werden zeigen, wie einfache TCL-basierte Anwendungen FPGA-Designern helfen können, schnell eine Vorlage für ein bestimmtes Design zu erstellen. Die Verfügbarkeit solcher Anwendungen wird die Akzeptanz von UVM in der FPGA-Community beschleunigen. Wir werden auch über bestimmte einzigartige Herausforderungen bei FPGAs für Raumfahrtanwendungen sprechen, wie z. B. Fehlerinjektionstests, und wie UVM bei der Lösung einiger dieser Herausforderungen angepasst werden kann.

Agenda:

• FPGA Entwicklung wird immer komplexer
• Warum UVM für FPGAs
• UVM Top-Down und Bottom-Up Ansicht
• Verwendung von UVM für VHDL-Entwürfe
• Port-Mapping-Regeln
• Bindung von SVA-Assertions an VHDL
• TCL-Anwendungen zur Automatisierung des UVM-Skeletts im FPGA-Flow
• Fehlerinjektion in UVM-Simulationen für FPGAs
• Details der Aldec-Lösung
• Live-Demo