Die Verwendung von hochkonfigurierbaren IP-basierten Designs ist in der SoC-Ära zur Norm geworden. Moderne SoC-Designs, die auf Xilinx® Zynq Ultrascale+ MPSoC abzielen, umfassen eine umfangreiche Liste von eingebetteten Standard-IPs und benutzerdefinierten IPs mit Memory-mapped Registern. Während diese IPs in Größe und Komplexität variieren, sind sie alle über Register konfigurierbar, die typischerweise aus einem Feldnamen, einer Feldbreite, einem Zugriffstyp, Standardwerten und Richtlinien bestehen. RTL-Simulationen zur Verifizierung dieser IPs, insbesondere in verschiedenen Konfigurationen, erfordern die Verwendung hierarchischer Registermodelle – deren Erstellung ist keine triviale Aufgabe und erfordert ein gemeinsames Framework und Automatisierung.
UVM bietet ein wohldefiniertes Framework für die Modellierung von Registern, das allgemein als Register Abstraction Layer (RAL) bezeichnet wird. UVM RAL bietet APIs zur Konfiguration von Registern mit verschiedenen Zugriffsrichtlinien wie RW, RO, WO, W1S und RC. Außerdem bietet er eine Reihe praktischer vorgefertigter Sequenzen zur Automatisierung bestimmter gängiger Verifikationsszenarien. Eine robuste API, die auf dem Registermodell aufbaut, ermöglicht es den Benutzern, zusätzlich zu den eingebauten Funktionen weitere Automatisierungen zu entwickeln.
In diesem Webinar werden wir UVM RAL vorstellen und zeigen, wie die Registermodelle in UVM automatisch aus einem Standard-IP-XACT-Format oder einer CSV-Tabelle generiert werden können. Außerdem zeigen wir, wie UVM RAL zur Modellierung von Zynq MPSoC Registern verwendet werden kann.
Agenda:
- Zynq MPSoC Entwurfseigenschaften
- Einführung in UVM RAL
- Anatomie von UVM-Registermodellen
- Automatische Generierung von RAL Modellen
- Modellierung von Adaptern in UVM RAL
- Verwendung von RAL zur Modellierung von Zynq MPSoC
- Registern
- Details der Aldec-Lösung
- Live-Demo
UVM für FPGA UVM für FPGAs Seminar Teil 1 Get, Set, Go - Produktiv sein mit UVM
- Warum UVM?
- UVM- Top-down und Bottom-up Ansicht
- UVM Makros, Transaktionsmodelle, Treiber, Sequencer, Agent, Env, Test, Sequences
- Aldec Lösungen und Live Demo
UVM für FPGAs Seminar Teil 2 Lösung von FPGA-Verifikationsproblemen mit UVM
- Verwendung von UVM für VHDL-Entwürfe
- Port-Mapping-Regeln und FPGA-Flow
- Bindung von SVA-Assertions an VHDL
- TCL-Anwendungen zur Automatisierung des UVM-Skeletts im FPGA-Flow
UVM für FPGA UVM für FPGAs Seminar Teil 4 IEEE 1800.2 UVM-Aktualisierungen
- Anatomie eines typischen UVM-Testbench
- UVM Richtlinienklasse, Kopierer, Vergleicher, Drucker
- Fallstudie – Portierung eines VIP auf IEEE 1800.2