Angefangen mit einer frühen Adapterversion als Accellera 1.0a, hat sich UVM zu einigen wichtigen Versionen entwickelt, darunter UVM 1.1 und UVM 1.2. Wie viele beliebte nützliche Standards hat auch UVM 2017 die begehrte IEEE-Standardisierung erhalten. Interessanterweise ist UVM die erste Verifikationsmethodik, die standardisiert wurde, und die aktuelle Version ist IEEE 1800.2-2020.
UVM ist derzeit der am häufigsten verwendete Industriestandard in der Welt des VLSI-/Halbleiterdesigns. Mit jahrzehntelang bewährten Best Known Methods (BKMs) bringt UVM jedem Team in kürzester Zeit Produktivität. In diesem Webinar werden wir die Entwicklung von UVM über ein Jahrzehnt in Accellera und dann in IEEE seit 2017 durchlaufen. Einige der Änderungen sind nicht rückwärtskompatibel und müssen von den Benutzern bei der Migration beachtet werden.
Agenda:
- UVM-Entwicklung
- Anatomie eines typischen UVM-Testbench
- UVM-Richtlinienklasse
- UVM-Kopierer
- UVM-Vergleicher
- UVM-Drucker
- UVM-Fabrikänderungen
- UVM-Komponenten-Aktualisierungen
- UVM Reg Freischaltfunktion
- Fallstudie – Portierung eines VIP auf IEEE 1800.2
- Details der Aldec-Lösung
- Live-Demo
UVM für FPGAs Seminar Teil 1 Get, Set, Go - Produktiv sein mit UVM
- Warum UVM?
- UVM- Top-down und Bottom-up Ansicht
- UVM Makros, Transaktionsmodelle, Treiber, Sequencer, Agent, Env, Test, Sequences
- Aldec Lösungen und Live Demo
UVM für FPGAs Seminar Teil 2 Lösung von FPGA-Verifikationsproblemen mit UVM
- Verwendung von UVM für VHDL-Entwürfe
- Port-Mapping-Regeln und FPGA-Flow
- Bindung von SVA-Assertions an VHDL
- TCL-Anwendungen zur Automatisierung des UVM-Skeletts im FPGA-Flow
UVM für FPGAs Seminar Teil 3 Zynq MPSoC-Designs verifizieren? UVM Register Access Layer (RAL) helfen
- Zynq MPSoC Entwurfseigenschaften
- Einführung in UVM RAL und Anatomie von UVM-Registermodellen
- Automatische Generierung von RAL Modellen
- Modellierung von Adaptern in UVM RAL