Aldec Event Articles

Steigern Sie Ihre Produktivität mit kontinuierlichen Integrationsabläufen

In einer Teamumgebung geben Verifikationsingenieure jeden Tag, manchmal sogar mehrmals am Tag, Codeänderungen in ein gemeinsames Repository ein. Jede Änderung hat das Potenzial, neue Fehler in das Design einzubringen. Wenn viele Änderungen vorgenommen werden, ist es...

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Constraint Random Verification mit Python und Cocotb

Cocotb, ein Ansatz zur Verwendung von Python als Prüfsprache, ermöglicht Entwicklern, mit kleinen, gerichteten Testbenches zu beginnen und diese zu gründlicheren Constraint-Random-Tests weiterzuentwickeln.

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Verwendung von OVL für die assertion-basierte Verifikation von Verilog- und VHDL-Entwürfen

Die Open Verification Library (OVL) ist eine Bibliothek von Property Checkern für digitale Schaltkreisbeschreibungen, die in gängigen Hardware Description Languages geschrieben sind und von Accelera gepflegt werden. Die OVL Checker können nicht nur in der dynamischen...

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Die fehleranfälligsten Corner Cases von FPGAs

Zyklusbezogene Corner Cases sind wahrscheinlich der schwerwiegendste und wichtigste Grund für unentdeckte Fehler auf vielen FPGAs. Um dies auf einfache Weise zu erklären, – ein zyklusbezogener Eckfall ist zum Beispiel, wenn Sie einen Ereigniszähler haben, bei dem die Anzahl der gezählten Ereignisse kritisch ist und Sie diesen Zähler in regelmäßigen Abständen lesen und zurücksetzen.

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