Verwendung von OVL für die assertion-basierte Verifikation von Verilog- und VHDL-Entwürfen

Die Open Verification Library (OVL) ist eine Bibliothek von Property Checkern für digitale Schaltkreisbeschreibungen, die in gängigen Hardware Description Languages geschrieben sind und von Accelera gepflegt werden. Die OVL Checker können nicht nur in der dynamischen Simulation, sondern auch in der formalen Verifikation und Emulation eingesetzt werden. Außerdem bietet die OVL-basierte Verifikationstechnologie den Entwicklern die einfachste Möglichkeit, eine Assertion-basierte Verifikation ihres Designs zu implementieren. Schließlich unterstützt OVL jede HDL-Sprache (Verilog, SystemVerilog, VHDL) und ermöglicht so eine Assertion-basierte Verifikation mit jedem Simulationswerkzeug.

In diesem Webinar werden wir praktische Anleitungen für den Einsatz der Open Verification Library (OVL) im Design- und Verifikationsprozess vorstellen. Anhand verschiedener Codebeispiele wird gezeigt, wie OVL effizient für die Verifikation von Verilog- und VHDL-Designs eingesetzt werden kann. Statische, formale und emulationsbasierte Verifikationsmethoden, die OVL verwenden, werden ebenfalls vorgestellt.

Agenda:

• Assertion-basierte Verifikation: Ein Überblick
• Einführung in die Assertion-Based Verification mit OVL
• Anwendung der OVL-basierten Verifikation auf HDL-Designs
• Verwendung von OVL-Checkern bei Emulation/Prototyping
• Formale Modellprüfung mit OVL
• Live-Demo