Die Open Verification Library (OVL) ist eine Bibliothek von Property Checkern für digitale Schaltkreisbeschreibungen, die in gängigen Hardware Description Languages geschrieben sind und von Accelera gepflegt werden. Die OVL Checker können nicht nur in der dynamischen Simulation, sondern auch in der formalen Verifikation und Emulation eingesetzt werden. Außerdem bietet die OVL-basierte Verifikationstechnologie den Entwicklern die einfachste Möglichkeit, eine Assertion-basierte Verifikation ihres Designs zu implementieren. Schließlich unterstützt OVL jede HDL-Sprache (Verilog, SystemVerilog, VHDL) und ermöglicht so eine Assertion-basierte Verifikation mit jedem Simulationswerkzeug.
In diesem Webinar werden wir praktische Anleitungen für den Einsatz der Open Verification Library (OVL) im Design- und Verifikationsprozess vorstellen. Anhand verschiedener Codebeispiele wird gezeigt, wie OVL effizient für die Verifikation von Verilog- und VHDL-Designs eingesetzt werden kann. Statische, formale und emulationsbasierte Verifikationsmethoden, die OVL verwenden, werden ebenfalls vorgestellt.
Agenda:
- Assertion-basierte Verifikation: Ein Überblick
- Einführung in die Assertion-Based Verification mit OVL
- Anwendung der OVL-basierten Verifikation auf HDL-Designs
- Verwendung von OVL-Checkern bei Emulation/Prototyping
- Formale Modellprüfung mit OVL
- Live-Demo
Automatisierung der IP- und SoC-Entwicklung
Agnisys hat seinen ursprünglichen Fokus von der Registerautomatisierung auf spezifikationsgesteuertes Design, Verifikation, Embedded-Programmierung, Validierung und Dokumentation von IPs und SoCs erweitert. Diese Erweiterung ist sowohl ein Beweis für das Wachstum von Agnisys als Unternehmen als auch für die vielen Herausforderungen, denen sich Halbleiter-Entwicklungsteams stellen müssen
Aldec Riviera-PRO™ UVM-Generator
Riviera-PRO™ wurde um eine automatische UVM-Generatorfunktion erweitert. Die Ergänzung verspricht eine erhebliche Steigerung der Produktivität von Riviera-PRO-Anwendern, die die Vorteile der Universal Verification Methodology nutzen, die eine Anleitung zur Erstellung und Wiederverwendung von Verifikations-Testbenches enthält.
ALDECs Engagement im Aerospace Markt
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Techtalk Efinix, Aldec und Liefersituation am FPGA Markt
eVision Systems TechTalks: Im Gespräch mit unseren PartnernSeit vielen Jahren besprechen wir FPGA-Projekte mit unseren Kunden und in der Regel hören wir die Namen der ursprünglichen 4 Anbieter, die jeder kennt. In den letzten 12 Monaten hatten wir einige Kunden, die...
QSPI Protokollanalyse und Fehlersuche Webinar
Agenda des Seminars: QSPI-Protokoll-Grundlagen, Überblick über das QSPI-Protokoll, Schwachstellen und Herausforderungen der QSPI-Protokollanalyse, Erfassen des QSPI-Protokolls und der Analyse, Live-Produkt-Demo
Constraint Random Verification mit Python und Cocotb
Cocotb, ein Ansatz zur Verwendung von Python als Prüfsprache, ermöglicht Entwicklern, mit kleinen, gerichteten Testbenches zu beginnen und diese zu gründlicheren Constraint-Random-Tests weiterzuentwickeln.