Verifizierung von PCIe-basierten FPGA-Designs, die DO-254-Konformität erfordern

PCIe-basierte FPGA-Designs werden in Avioniksystemen immer beliebter. Die Verifizierung solcher Designs für die DO-254-Konformität mit Design Assurance Level (DAL) A oder B ist jedoch problematisch. FPGA-Designs, die asynchrone Takte mit mehreren seriellen Hochgeschwindigkeitsschnittstellen wie PCIe verwenden, erzeugen bei physikalischen Tests nicht-deterministische Ergebnisse. Die Simulationsergebnisse sind optimiert, weil sie auf vereinfachten Modellen beruhen, während die Testergebnisse in der physischen Hardware von den Phasen der Taktoszillatoren abhängen. Die Verifizierung auf Bit-Ebene hat damit zu kämpfen, insbesondere beim Vergleich von physischen Testergebnissen mit Simulationsergebnissen zur Rückverfolgbarkeit, und es werden wahrscheinlich viele falsche Fehler beobachtet.

In diesem Webinar stellen wir die Methodik auf Transaktionsebene (TLM) vor und zeigen, wie sie für die Verifizierung von PCIe-basierten FPGA-Designs im Hinblick auf die DO-254-Konformität verwendet werden kann. Transaktionen sind einfacher zu verwalten und mit den Simulationsergebnissen zu korrelieren, so dass die Rückverfolgbarkeit viel einfacher zu gewährleisten ist. Außerdem sind die mit TLM verwendeten zeitunabhängigen Testbenches unempfindlich gegenüber Taktfrequenz- und Phasenänderungen, was ideal für die Verifizierung von PCIe-basierten FPGA-Designs mit nicht-deterministischem Verhalten ist.

Wir werden auch einen vollständigen Ablauf unter Verwendung von TLM von der Simulation bis hin zum physikalischen Testen des FPGAs mit unserer beliebten CTS-Plattform zeigen.

Agenda:

• Typische Architektur eines PCIe-basierten FPGA-Designs
• Herausforderungen bei der Verifikation
• Einführung von TLM
• Unterschiede zwischen Bit-Ebene und Transaktions-Ebene
• Vorteile von TLM
• Simulation und physikalischer Test des Ziel-FPGAs mit TLM
• Q&A