AXI ist das beliebteste interne Busprotokoll bei den heutigen FPGA- und SoC-FPGA-Designs geworden. Mit ALINT-PRO können FPGA-Designer AXI-Busschnittstellen extrahieren, überprüfen und statisch verifizieren. Darüber hinaus kann ALINT-PRO bei der automatischen Generierung von Test-Kabelbäumen für die dynamische Verifikation helfen. Für die dynamische Verifikation von AXI-Verbindungen bietet Aldec FPGA-herstellerunabhängige AXI-Bus-Funktionsmodelle (BFM) sowie die funktionale Verifikationsplattform Riviera-PRO.

In diesem Webinar werden wir die Extraktion von AXI-Bus-Schnittstellen und die statische Verifikation mit ALINT-PRO vorstellen. Anschließend wird gezeigt, wie ALINT-PRO bei der Erstellung von Wrappern für die dynamische Verifikation mit Riviera-PRO hilft. Schließlich zeigen wir die Verwendung der Aldec AXI BFM-Lösung für die dynamische Verifikation von Verbindungen.

Agenda

  • Extraktion von Busschnittstellen
  • Statische Verifikation der Busschnittstellen
  • Entwicklung von Test-Kabelbäumen (skriptbasiert)
  • Überblick über Aldec AXI BFM
  • Dynamische Verifikation von AXI-Interconnect-Designs mit Aldec AXI BFM und Riviera-PRO
  • Live-Demo
  • Fragen und Antworten

Optimierung der FPGA-Entwurfsarchitektur

Die FPGA-Entwurfsarchitektur ist der wichtigste und primäre Faktor, wenn es darum geht, Entwicklungseffizienz, Qualität und Zuverlässigkeit zu erreichen. Der Unterschied zwischen einer guten und einer schlechten Design-Architektur kann etwa 50 % des Arbeitsaufwands ausmachen.

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