Event Articles

Randomization – Das Warum, Wann, Was und Wie

Randomization ist für die moderne Verifikation sehr wichtig. Dennoch wenden nur sehr wenige Entwickler die Randomization in ihren Testbenches ausreichend an.

FPGA-Verifikationsarchitektur-Optimierung mit UVVM

Wie Sie mit der Open-Source-Architektur der Universal VHDL Verification Methodology (UVVM) eine einfache, gut strukturierte und effiziente Testbench erstellen können

Optimierung der FPGA-Entwurfsarchitektur

Die FPGA-Entwurfsarchitektur ist der wichtigste und primäre Faktor, wenn es darum geht, Entwicklungseffizienz, Qualität und Zuverlässigkeit zu erreichen. Der Unterschied zwischen einer guten und einer schlechten Design-Architektur kann etwa 50 % des Arbeitsaufwands ausmachen.

Verwendung von SVA für die anforderungsbasierte Verifikation von sicherheitskritischen FPGA-Designs

Donnerstag 10. März von 15.00 Uhr bis 16.00 UhrDie Requirements-based Verifikation (RBV) ist ein beliebtes Verifikationsverfahren für FPGA-Designs, die in sicherheitskritischen Systemen eingesetzt werden. Die Effektivität der RBV wird durch die Qualität und Präzision...

Randomization – Das Warum, Wann, Was und Wie

Randomization – Das Warum, Wann, Was und Wie

Apr. 7, 2022 | Aldec Event

FPGA-Design/Verifizierung Best-Practices für Qualität und Effizienz12. Mai 15.00 bis 16.00 UhrDie Zufallsgenerierung...

FPGA-Verifikationsarchitektur-Optimierung mit UVVM

FPGA-Verifikationsarchitektur-Optimierung mit UVVM

Apr. 7, 2022 | Aldec Event

FPGA-Design/Verifizierung Best-Practices für Qualität und Effizienz5. Mai 15.00 bis 16.00 UhrBei den meisten...

Optimierung der FPGA-Entwurfsarchitektur

Optimierung der FPGA-Entwurfsarchitektur

Apr. 7, 2022 | Aldec Event

FPGA-Design/Verifizierung Best-Practices für Qualität und Effizienz28 April 15.00 bis 16.00 UhrDie...

Webinar zur Embedded Systementwicklung mit Agnisys

Webinar zur Embedded Systementwicklung mit Agnisys

Nov. 2, 2021 | Agnisys Event

In diesem Webinar stellen wir die Methode von Agnisys zur Entwicklung von Embedded-Produkten vor. Dieser Ansatz...

Verwendung von OVL für die assertion-basierte Verifikation von Verilog- und VHDL-Entwürfen

Verwendung von OVL für die assertion-basierte Verifikation von Verilog- und VHDL-Entwürfen

Okt. 22, 2021 | Aldec Event

Die Open Verification Library (OVL) ist eine Bibliothek von Property Checkern für digitale Schaltkreisbeschreibungen,...

Die fehleranfälligsten Corner Cases von FPGAs

Die fehleranfälligsten Corner Cases von FPGAs

Okt. 20, 2021 | Aldec Event

Referent: Espen Tallaksen, Geschäftsführer von EmLogicZyklusbezogene Corner Cases sind wahrscheinlich der...

UVM für FPGAs Seminar – Teil 4 – IEEE 1800.2 UVM-Aktualisierungen

UVM für FPGAs Seminar – Teil 4 – IEEE 1800.2 UVM-Aktualisierungen

Okt. 1, 2021 | Aldec Event

Produktiv sein mit UVMAngefangen mit einer frühen Adapterversion als Accellera 1.0a, hat sich UVM zu einigen wichtigen...

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