Donnerstag 10. März von 15.00 Uhr bis 16.00 Uhr
Die Requirements-based Verifikation (RBV) ist ein beliebtes Verifikationsverfahren für FPGA-Designs, die in sicherheitskritischen Systemen eingesetzt werden. Die Effektivität der RBV wird durch die Qualität und Präzision der Vorgaben begrenzt. Verifikationstechniken wie die Constrainted-random Verifikation mit Assertion-based Verifikation (ABV) können dazu beitragen, mehrdeutige oder unvollständige Anforderungen frühzeitig im Design- und Verifikationsprozess zu identifizieren. Die Fähigkeit von Assertions, die Überprüfbarkeit des Entwurfs zu erhöhen, kann die Debugging-Zeit drastisch reduzieren. Durch die Verringerung des Zeitaufwands für die Fehlersuche kann mehr Zeit für die Suche nach neuen Fehlern aufgewendet werden, was zu einer besseren Qualität der Verifikation führt.
In diesem Webinar zeigen Ihnen Aldec , wie Sie Anforderungen mit SystemVerilog Assertions (SVA) optimieren und verifizieren können.
Agenda
- Einführung in die anforderungsbasierte Verifikation
- Vollständigkeit der Verifikation
- Verwendung von Coverage und Typen
- Assertions-basierte Verifikation
- Planung und Definition von Assertionen
- Entwicklung der funktionalen Abdeckung mit SVA
- Prüfen von Entwurfsanforderungen mit SVA
- Verwendung von SVA für RBV
- SVA für die Entwicklung von Entwurfsanforderungen
- SVA für die Spezifikation von RTL-Code-Eigenschaften
- SVA zur Verbesserung der Beobachtbarkeit des Entwurfs
- Erreichen von Vollständigkeit bei der Anforderungsüberprüfung
Wesentliche Schritte zur Vereinfachung von VHDL-Testbenches mit OSVVM
Dieses Webinar zum Thema „Erste Schritte“ konzentriert sich auf die ersten, wesentlichen Schritte, die Sie unternehmen müssen, wenn Sie Ihren VHDL-Testbench-Ansatz mit OSVVM verbessern wollen.
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Randomization – Das Warum, Wann, Was und Wie
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