5. Mai 15.00 bis 16.00 Uhr
Bei den meisten FPGA-Projekten entfallen über 50 % der gesamten Projektzeit auf die Verifikation. Diese Zeit kann erheblich reduziert werden, wenn die Verifikationsarchitektur gut strukturiert und mit Fokus auf Wiederverwendung entwickelt wird. In diesem Webinar zeigen wir Ihnen, wie Sie mit der Open-Source-Architektur der Universal VHDL Verification Methodology (UVVM) eine einfache, gut strukturierte und effiziente Testbench erstellen können. Wir werden auch die Bedeutung der Einfachheit des Testbench Sequencers diskutieren und wie er verwendet werden kann, um mehrere VHDL Verifikationskomponenten gleichzeitig zu kontrollieren.
Agenda
- Testbenches mit Basisarchitektur und ihre Grenzen
- Komponenten einer effizienten und fortschrittlichen Testbench-Architektur
- VHDL-Verifikationskomponenten (VVC)
- Kontrolle und Überprüfung vieler Schnittstellen gleichzeitig
UVVM, VVC-Framework Testbench Sequencer
Wesentliche Schritte zur Vereinfachung von VHDL-Testbenches mit OSVVM
Dieses Webinar zum Thema „Erste Schritte“ konzentriert sich auf die ersten, wesentlichen Schritte, die Sie unternehmen müssen, wenn Sie Ihren VHDL-Testbench-Ansatz mit OSVVM verbessern wollen.
Überprüfung von AXI-Verbindungen mit ALINT-PRO und Riviera-PRO
AXI ist das beliebteste interne Busprotokoll bei den heutigen FPGA- und SoC-FPGA-Designs geworden. Mit ALINT-PRO können FPGA-Designer AXI-Busschnittstellen extrahieren, überprüfen und statisch verifizieren. Darüber hinaus kann ALINT-PRO bei der automatischen...
FPGA Verifizierung Code- Funktions- und Spezifikationsabdeckung
Functional Coverage wird oft zusammen mit der FPGA Verifikation nach dem Zufallsprinzip erwähnt, und das ist eine großartige Kombination.
Randomization – Das Warum, Wann, Was und Wie
Randomization ist für die moderne Verifikation sehr wichtig. Dennoch wenden nur sehr wenige Entwickler die Randomization in ihren Testbenches ausreichend an.
Optimierung der FPGA-Entwurfsarchitektur
Die FPGA-Entwurfsarchitektur ist der wichtigste und primäre Faktor, wenn es darum geht, Entwicklungseffizienz, Qualität und Zuverlässigkeit zu erreichen. Der Unterschied zwischen einer guten und einer schlechten Design-Architektur kann etwa 50 % des Arbeitsaufwands ausmachen.
Verwendung von SVA für die anforderungsbasierte Verifikation von sicherheitskritischen FPGA-Designs
Donnerstag 10. März von 15.00 Uhr bis 16.00 UhrDie Requirements-based Verifikation (RBV) ist ein beliebtes Verifikationsverfahren für FPGA-Designs, die in sicherheitskritischen Systemen eingesetzt werden. Die Effektivität der RBV wird durch die Qualität und Präzision...
Verifizierung von PCIe-basierten FPGA-Designs, die DO-254-Konformität erfordern
PCIe-basierte FPGA-Designs werden in Avioniksystemen immer beliebter. Die Verifizierung solcher Designs für die DO-254-Konformität mit Design Assurance Level (DAL) A oder B ist jedoch problematisch.
Steigern Sie Ihre Produktivität mit kontinuierlichen Integrationsabläufen
In einer Teamumgebung geben Verifikationsingenieure jeden Tag, manchmal sogar mehrmals am Tag, Codeänderungen in ein gemeinsames Repository ein. Jede Änderung hat das Potenzial, neue Fehler in das Design einzubringen. Wenn viele Änderungen vorgenommen werden, ist es...
Constraint Random Verification mit Python und Cocotb
Cocotb, ein Ansatz zur Verwendung von Python als Prüfsprache, ermöglicht Entwicklern, mit kleinen, gerichteten Testbenches zu beginnen und diese zu gründlicheren Constraint-Random-Tests weiterzuentwickeln.
Verwendung von OVL für die assertion-basierte Verifikation von Verilog- und VHDL-Entwürfen
Die Open Verification Library (OVL) ist eine Bibliothek von Property Checkern für digitale Schaltkreisbeschreibungen, die in gängigen Hardware Description Languages geschrieben sind und von Accelera gepflegt werden. Die OVL Checker können nicht nur in der dynamischen...