FPGA Simulation
Functional Verification
Emulation & Prototyping
Requirement Management
Mil/Aero Verification
Aldec, Inc.
Aldec, Inc. ist ein führender Electronic Design Automation Hersteller der sich auf die Entwicklung von Software, für die Verifikation komplexer FPGA, ASIC und SoC, spezialisiert hat. Die Qualität der Produkte und der kundenorientierte Support zeichnen Aldec besonders aus. Eine aktive Benutzergemeinde (nach ALDEC Angaben über 35.000! Anwender) hat sich bereits für das Aldec Portefeuille entschieden.
Aldec Riviera-PRO™ UVM-Generator
Riviera-PRO™ wurde um eine automatische UVM-Generatorfunktion erweitert. Die Ergänzung verspricht eine erhebliche Steigerung der Produktivität von Riviera-PRO-Anwendern, die die Vorteile der Universal Verification Methodology nutzen, die eine Anleitung zur Erstellung und Wiederverwendung von Verifikations-Testbenches enthält.
Constraint Random Verification mit Python und Cocotb
Cocotb, ein Ansatz zur Verwendung von Python als Prüfsprache, ermöglicht Entwicklern, mit kleinen, gerichteten Testbenches zu beginnen und diese zu gründlicheren Constraint-Random-Tests weiterzuentwickeln.
Verwendung von OVL für die assertion-basierte Verifikation von Verilog- und VHDL-Entwürfen
Die Open Verification Library (OVL) ist eine Bibliothek von Property Checkern für digitale Schaltkreisbeschreibungen, die in gängigen Hardware Description Languages geschrieben sind und von Accelera gepflegt werden. Die OVL Checker können nicht nur in der dynamischen...
Die fehleranfälligsten Corner Cases von FPGAs
Zyklusbezogene Corner Cases sind wahrscheinlich der schwerwiegendste und wichtigste Grund für unentdeckte Fehler auf vielen FPGAs. Um dies auf einfache Weise zu erklären, – ein zyklusbezogener Eckfall ist zum Beispiel, wenn Sie einen Ereigniszähler haben, bei dem die Anzahl der gezählten Ereignisse kritisch ist und Sie diesen Zähler in regelmäßigen Abständen lesen und zurücksetzen.
UVM für FPGAs Seminar – Teil 4 – IEEE 1800.2 UVM-Aktualisierungen
Wie viele beliebte nützliche Standards hat auch UVM 2017 die begehrte IEEE-Standardisierung erhalten. Interessanterweise ist UVM die erste Verifikationsmethodik, die standardisiert wurde, und die aktuelle Version ist IEEE 1800.2-2020.